半导体器件及其形成方法技术

一种半导体器件及其形成方法，其中半导体器件的形成方法包括：提供衬底，衬底包括第一半导体层、位于第一半导体层表面的绝缘层、以及位于绝缘层表面的第二半导体层，衬底具有第一区域、第二区域和第三区域，第二区域与第一区域和第三区域相邻接，其中，第一区域和第三区域的绝缘层厚度大于第二区域的绝缘层厚度，第一区域、第二区域和第三区域的绝缘层底部表面齐平；在第二区域的第二半导体层表面形成栅极结构；在栅极结构两侧的第一区域和第三区域第二半导体层内形成掺杂区。本发明专利技术栅极结构下方的绝缘层厚度小于掺杂区下方的绝缘层厚度，由于栅极结构下方的绝缘层有效电阻较小，因此能够有效改善半导体器件的阈值电压。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域技术，特别涉及。
技术介绍
随着半导体技术的进步，集成电路朝向高集成度、高速度和低功耗的趋势发展，体硅(Bulk Silicon)衬底以及体硅器件(基于体硅衬底制造的器件)的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战。目前业界认为绝缘体上硅(SOI:Silicon on Insulator)衬底以及SOI器件为取代体娃以及体娃器件的最佳方案之一。SOI衬底是一种用于集成电路制造的衬底，与目前大量应用的体硅衬底相比，SOI衬底具有很多优势:采用SOI衬底制成的集成电路的寄生电容小、集成度高、短沟道效应小、速度快，并且还可以实现集成电路中元器件的介质隔离，消除了体硅集成电路中的寄生闩锁效应。请参考图1，图1为采用SOI衬底形成的半导体器件的剖面结构示意图，包括:底硅层100、位于底硅层100表面的绝缘层101、位于绝缘层101表面的顶硅层102，所述三层结构构成SOI衬底；位于顶硅层102表面的栅极结构，包括栅氧化层103以及栅导电层104，紧挨栅极结构侧壁的侧墙105 ;栅极结构两侧的顶硅层102内的掺杂区106。然而，上述提供的半导体器件的阈值电压难以调节，半导体器件的应用受到限制。
技术实现思路
本专利技术解决的问题是提供一种，解决难以调节半导体器件阈值电压的问题，同时保证半导体器件发生软错误的概率低。为解决上述问题，本专利技术提供一种半导体器件的形成方法，包括:提供衬底，所述衬底包括第一半导体层、位于第一半导体层表面的绝缘层、以及位于绝缘层表面的第二半导体层，所述衬底具有第一区域、第二区域和第三区域，所述第二区域与第一区域和第三区域相邻接，其中，第一区域和第三区域的绝缘层厚度大于第二区域的绝缘层厚度，第一区域、第二区域和第三区域的绝缘层底部表面齐平，且第一区域、第二区域和第三区域的第二半导体层顶部表面齐平；在所述第二区域的第二半导体层表面形成栅极结构；在所述栅极结构两侧的第一区域和第三区域第二半导体层内形成掺杂区。可选的，所述衬底的形成步骤包括:提供具有第一区域、第二区域和第三区域的基底，所述基底包括第三半导体层、位于第三半导体层表面的绝缘膜、以及位于绝缘膜表面的第四半导体层；在所述基底表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀去除第二区域的第四半导体层以及部分厚度的绝缘膜，在所述第二区域形成凹槽，剩余的绝缘膜作为衬底的绝缘层；形成填充满所述凹槽的第五半导体层，第三半导体层、绝缘层以及第五半导体层共同组成衬底。可选的，所述第五半导体层的形成步骤包括:形成填充满所述凹槽的半导体膜，所述半导体膜顶部表面高于图形化的掩膜层顶部表面；平坦化所述半导体膜，直至半导体膜顶部表面与图形化的掩膜层顶部表面齐平；去除部分厚度的半导体膜，剩余的半导体膜为第五半导体层，且所述第五半导体层顶部表面与第四半导体层顶部表面齐平，其中，第四半导体层作为第一区域和第三区域的第二半导体层，第五半导体层作为第二区域的第二半导体层。可选的，所述第五半导体层的形成步骤包括:形成填充满所述凹槽的半导体膜，所述半导体膜还覆盖于所述第四半导体层表面；平坦化半导体膜形成第五半导体层；第四半导体层和第五半导体层共同作为第一区域和第三区域的第二半导体层，第二区域的第五半导体层作为第二区域的第二半导体层。可选的，所述衬底的形成步骤包括:提供具有第一区域、第二区域和第三区域的初始基底，所述初始基底包括第三半导体层以及位于第三半导体层表面的绝缘膜；刻蚀去除第二区域部分厚度的绝缘膜形成凹槽，刻蚀后的绝缘膜作为衬底的绝缘层；提供第四半导体层；刻蚀去除部分厚度的第四半导体层，形成具有凸起的第五半导体层；将所述具有凹槽的初始基底与所述第五半导体层进行键合，使凸起正好位于凹槽内，绝缘层表面与第五半导体层表面相接触，键合后第五半导体层作为衬底的第二半导体层。相应的，本专利技术还提供一种半导体器件，包括:衬底，所述衬底包括第一半导体层、位于第一半导体层表面的绝缘层、以及位于绝缘层表面的第二半导体层，所述衬底具有第一区域、第二区域和第三区域，所述第二区域与第一区域和第三区域相邻接，其中，第一区域和第三区域的绝缘层厚度大于第二区域的绝缘层厚度，第一区域、第二区域和第三区域的绝缘层底部表面齐平，且第一区域、第二区域和第三区域的第二半导体层顶部表面齐平；位于第二区域的第二半导体层表面的栅极结构；位于栅极结构两侧的第一区域和第三区域第二半导体层的掺杂区。可选的，所述第一区域和第三区域的第二半导体层由第四半导体层构成，所述第二区域的第二半导体层由第五半导体层构成，所述第四半导体层顶部表面与第五半导体层顶部表面齐平。可选的，所述第一区域和第三区域的第二半导体层由第四半导体层和位于第四半导体层表面的第五半导体层构成，第二区域的第二半导体层由第五半导体层构成，且第一区域、第二区域和第三区域的第五半导体层顶部表面齐平。可选的，所述第一区域、第二区域和第三区域的第二半导体层由第五半导体层构成，且第一区域、第二区域和第三区域的第五半导体层顶部齐平。与现有技术相比，本专利技术的技术方案具有以下优点:本专利技术实施例提供一种半导体器件的形成方法，其中，提供具有第一区域、第二区域和第三区域的衬底，所述第二区域与第一区域和第三区域相邻接，所述衬底包括第一半导体层、绝缘层以及第二半导体层，且第一区域和第三区域的绝缘层厚度大于第二区域绝缘层厚度，第一区域和第三区域的第二半导体层厚度小于第二区域的第二半导体层厚度；在第二区域的第二半导体层表面形成栅极结构，在栅极结构两侧的第一区域和第三区域第二半导体层内形成掺杂区。本专利技术实施例中，由于栅极结构下方的绝缘层厚度小于掺杂区下方的绝缘层厚度，因此，栅极结构下方的绝缘层的有效电阻值较小，当向第一半导体层施加偏置电压时，由于栅极结构下方的有效电阻值小，所述偏置电压经过绝缘层时消耗的电压较小，使得到达栅极结构下方的第二半导体层(即沟道区)的电压较大，通过改善施加在沟道区的电压，能够有效的调节半导体器件的阈值电压，提高半导体器件的电学性能；并且，由于掺杂区下方的绝缘层厚度较厚，所述绝缘层能够有效的阻挡掺杂区内的掺杂离子扩散至第一半导体层内，降低半导体器件的错误率。进一步，本专利技术实施例中，刻蚀第二区域第四半导体层以及部分厚度绝缘膜在绝缘膜内形成凹槽后，采用外延工艺形成填充满所述凹槽的半导体膜，由于外延工艺形成的半导体膜具有沿第四半导体层材料晶格延伸方向生长的趋势，使得形成的半导体膜与第四半导体层接触紧密；后续对半导体膜进行平坦化后形成第五半导体层，第四半导体层和第五半导体层共同作为衬底的第二半导体层，因此，形成的第二半导体层性能良好，从而有利于形成电学性能优良的半导体器件。进一步，本专利技术实施例中，在形成凹槽之后保留图形化的掩膜层，所述保留的图形化的掩膜层既可以作为平坦化半导体膜的停止层，还可以起到对准作用，具体的，由于图形化的掩膜层的开口位于第二区域，而在图形化的掩膜层中形成栅氧化膜后，有利于降低在第二区域形成栅极结构的工艺难度。更进一步，本专利技术实施例中，所述栅极结构侧壁位于第二区域边界、第二区域内或第一区域和第三区域内，所述栅极结构侧壁至第二区域边界的距离为O埃至100埃，从而进一步降低了图形化形成栅极结构本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一半导体层、位于第一半导体层表面的绝缘层、以及位于绝缘层表面的第二半导体层，所述衬底具有第一区域、第二区域和第三区域，所述第二区域与第一区域和第三区域相邻接，其中，第一区域和第三区域的绝缘层厚度大于第二区域的绝缘层厚度，第一区域、第二区域和第三区域的绝缘层底部表面齐平，且第一区域、第二区域和第三区域的第二半导体层顶部表面齐平；在所述第二区域的第二半导体层表面形成栅极结构；在所述栅极结构两侧的第一区域和第三区域第二半导体层内形成掺杂区。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘金华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31