一种闪存电路及编程方法技术

一种闪存电路以及编程方法，所述闪存电路包括：编程电路、存储阵列、隔离阵列以及低压译码电路；所述存储阵列耦接于所述编程电路和所述隔离阵列之间；所述隔离阵列耦接于所述存储阵列和所述低压译码电路之间；所述隔离阵列包括至少一行闪存结构，所述隔离阵列每行闪存结构的数目对应于所述存储阵列中的位线的数目。采用所述闪存电路及编程方法可以减小闪存电路中隔离电路的面积，降低隔离电路的成本。

【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其涉及。
技术介绍
电可擦可编程只读存储器(闪存，ElectricallyErasable ProgrammableRead-Only Memory)是一种以字节(Byte)为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器(EPROM，Erasable Programmable Read-OnlyMemory)，闪存不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于闪存的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的B1S芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器(RAM, Random Access Memory)芯片，甚至取代部分的硬盘功能，与高速RAM成为二十一世纪最常用且发展最快的两种存储技术。由于对闪存进行编程时，需要施加电平较高的电压，而闪存电路中包含低压电路部分，需要在存储阵列和低压电路之间配置隔离电路。现有的隔离电路由高压管构成，电路面积较大，成本较高。
技术实现思路
本专利技术解决的技术问题是如何减小闪存电路中隔离电路的面积，降低隔离电路的成本。为解决上述技术问题，本专利技术实施例提供一种闪存电路，所述闪存电路包括:编程电路、存储阵列、隔离阵列以及低压译码电路；所述存储阵列耦接于所述编程电路和所述隔离阵列之间；所述隔离阵列耦接于所述存储阵列和所述低压译码电路之间；所述存储阵列包括依次排布的闪存结构，所述闪存结构包括:半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；所述字线结构位于所述位线结构一和位线结构二之间；所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；所述浮栅结构一与位线结构一、浮栅结构二与位线结构二各对应一个存储单元；所述隔离阵列包括至少一行所述闪存结构，所述隔离阵列每行闪存结构的数目对应于所述存储阵列中的位线的数目。可选的，位于同一列的所述闪存结构中的所述位线结构分别连接至所述位线，每列闪存结构对应两条位线；或每行中相邻两个所述闪存结构共用所述位线结构，每η列闪存结构对应n+1条位线，η彡I ;或每行中相邻两个所述闪存结构为一组，每组闪存结构共用所述两个闪存结构之间的位线结构，每两列闪存结构对应三条位线。可选的，所述隔离阵列包括隔离阵列字线和隔离阵列控制栅线；所述隔离阵列中每行闪存结构的字线结构共同连接至所述隔离阵列字线；所述隔离阵列中每行闪存结构的控制栅结构共同连接至所述隔离阵列控制栅线。可选的，所述编程电路包括:至少一行PMOS管，所述至少一行PMOS管的数目对应于所述存储阵列中的位线的数目；所述至少一行PMOS管中每个PMOS管的漏极耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的其中一个位线结构，并耦接至所述存储阵列中与该PMOS管位于同一列的位线；所述PMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中的操作。可选的，所述编程电路还包括:第一 PMOS管，所述至少一行PMOS管中的每个PMOS管的源极相连接，共同连接至所述第一 PMOS管的漏极；所述第一 PMOS管和所述至少一行PMOS管的栅极适于被施加电压，以进行全部选中或者依据地址选中的操作。可选的，所述低压译码电路，包括:至少一行NMOS管，所述每行NMOS管的数目对应于所述存储阵列中的位线的数目；所述至少一行NMOS管中的每个NMOS管的漏极分别耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的另一个位线结构；所述NMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中。本专利技术实施例还提供一种如前所述的闪存电路的编程方法，包括:预充阶段，所述闪存电路中位线结构的电压预充至第一电平；抑制保护阶段，所述对应位线结构、相邻位线结构一和相邻位线结构二的电压置为抑制保护电压；编程阶段，对所述存储阵列进行编程；编程间隙阶段，向所述对应位线结构、相邻位线结构一和相邻位线结构二施加抑制保护电压；复位阶段，将所述闪存电路复位；对所述存储单元选中时，该存储单元对应的位线称为选中位线；与所述选中的存储单元位于同一闪存结构的存储单元对应的位线称为对应位线；同一行中与所述对应位线相邻的另一位线称为相邻位线一；与所述相邻位线一位于同一闪存结构的另一位线称为相邻位线二。可选的，所述预充阶段包括:向所述编程电路中各个PMOS管的栅极施加电压以全部选中；向所述编程电路中第一 PMOS管的漏极施加IV至3V电压；向所述隔离阵列控制栅线施加OV电压；向所述隔离阵列字线施加OV电压；向所述低压译码电路的栅极施加电压以全部选中；向所述选中位线结构、对应位线结构、相邻位线结构一和相邻位线结构二施加第二电平的电压。可选的，所述抑制保护阶段还包括:向所述编程电路中各个PMOS管的栅极施加电压以全部选中；向所述编程电路中第一 PMOS管的漏极施加IV至3V电压；向所述隔离阵列控制栅线施加OV电压；向所述隔离阵列字线施加第二电平的电压；向所述低压译码电路的栅极施加电压以依据地址选中；向所述选中位线结构施加所述第二电平的电压。可选的，所述编程阶段包括:向所述编程电路中各个PMOS管的栅极施加电压以依据地址选中；向所述编程电路中第一 PMOS管的漏极施加5V至6V电压；向所述隔离阵列控制栅线施加OV电压；向所述隔离阵列字线施加第二电平的电压；向所述低压译码电路的栅极施加电压以依据地址选中；向所述选中位线结构施加第二电平的电压；向所述对应位线结构和所述相邻位线结构一施加第三电平的电压；向所述相邻位线结构二施加抑制保护电压。可选的，所述编程间隙阶段还包括:向所述编程电路中各个PMOS管的栅极施加电压以全部选中；向所述编程电路中第一 PMOS管的漏极施加IV至3V电压；向所述隔离阵列控制栅线施加OV电压；向所述隔离阵列字当前第1页1 2 3 4 本文档来自技高网...

【技术保护点】
一种闪存电路，其特征在于，包括：编程电路、存储阵列、隔离阵列以及低压译码电路；所述存储阵列耦接于所述编程电路和所述隔离阵列之间；所述隔离阵列耦接于所述存储阵列和所述低压译码电路之间；所述存储阵列包括依次排布的闪存结构，所述闪存结构包括：半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；所述字线结构位于所述位线结构一和位线结构二之间；所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；所述浮栅结构一与位线结构一、浮栅结构二与位线结构二各对应一个存储单元；所述隔离阵列包括至少一行所述闪存结构，所述隔离阵列每行闪存结构的数目对应于所述存储阵列中的位线的数目。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31