半导体存储器件及其制造方法技术

一种半导体存储器件包括：绝缘图案和导电图案，其彼此交替地层叠；穿通结构，其穿通绝缘图案和导电图案；以及沉积抑制层，其形成在绝缘图案和导电图案之间的相应界面的一个端部上。

【技术实现步骤摘要】
【专利说明】 相关申请的交叉引用 本申请要求2014年3月21日提交的申请号为10-2014-0033681的韩国专利申请 的优先权，其全部内容通过引用合并于此。
本专利技术的各种示例性实施例总体上涉及一种半导体器件及其制造方法，并且更具 体地涉及一种。
技术介绍
随着诸如非易失性存储器件的半导体存储器件的快速发展，对于更高集成度的要 求增加。包括二维地布置在给定区域的存储器单元的传统的半导体存储器件通过减小存储 器单元的尺寸来增加集成度。然而，对于存储器单元的尺寸可以被减少的程度，存在物理限 制。为了克服这些物理限制，已经提出了具有三维地布置在半导体衬底之上的存储器单元 的半导体存储器件。通过以三维方式布置存储器单元，半导体存储器件的区域可以被更有 效地使用。另外，具有三维布置的存储器单元的半导体存储器件的集成度可以比具有二维 布置的存储器单元的半导体存储器件的更大。例如，当与非（NAND)快闪存储器件的存储串 被三维地布置时，NAND快闪存储器件可以最大化其集成度。因此，三维半导体存储器件技 术不断发展。 三维半导体存储器件可以包括：字线，其以预定的间距/间隔层叠在衬底之上；沟 道层，其沿着相对于衬底垂直的方向穿通字线；隧道绝缘层，其包围沟道层；电荷储存层， 其包围隧道绝缘层；以及阻挡绝缘层，其包围电荷储存层。三维半导体存储器件的存储器单 元可以通过将电荷捕获在电荷储存层的布置在字线和沟道层之间的交叉处的部分中来储 存数据。
技术实现思路
本专利技术的示例性实施例涉及一种，并且更具体地， 涉及一种通过无空隙形成的栅电极而具有改善的电气特性的半导体存储器件及其制造方 法。 根据本专利技术的一个实施例的半导体存储器件可以包括：绝缘图案和导电图案，其 彼此交替地层叠；穿通结构，其穿通绝缘图案和导电图案；以及沉积抑制层，其形成在绝缘 图案和导电图案之间的相应界面的一个端部上。 根据本专利技术的一个实施例的半导体存储器件可以包括：绝缘图案和导电图案，其 彼此交替地层叠；穿通结构，其穿通绝缘图案和导电图案；缝隙，其通过刻蚀穿通结构之间 的绝缘图案和导电图案来形成；以及沉积抑制层，其包围绝缘图案与绝缘图案的两个端部 之间的缝隙相邻的一个端部。 根据本专利技术的一个实施例的制造半导体存储器件的方法可以包括以下步骤：将第 一材料层和第二材料层彼此交替地层叠；形成穿通第一材料层和第二材料层的孔；在孔中 形成穿通结构；通过去除第二材料层在第一材料层之间形成沟槽；在沟槽的顶部上形成沉 积抑制层；以及通过用导电材料填充沟槽来形成导电图案。 根据本专利技术的一个实施例的制造半导体存储器件的方法可以包括以下步骤：将第 一材料层和第二材料层彼此交替地层叠；形成穿通第一材料层和第二材料层的孔；在孔中 形成穿通结构；通过去除第二材料层在第一材料层之间形成沟槽；在沟槽的表面上形成成 核晶种层；在沟槽的顶部上形成沉积抑制层；以及通过生长成核晶种层来在沟槽中形成导 电图案。【附图说明】 图1是说明根据本专利技术的一个实施例的半导体器件的立体图； 图2是通过放大图1中所示的区域A来说明穿通结构的截面图； 图3A至图3F是说明制造图1中所示的半导体存储器件的方法的截面图； 图3G是说明根据本专利技术的另一个实施例的制造半导体存储器件的方法的截面 图； 图4是说明包括图1中所示的半导体存储器件的存储系统的框图； 图5是说明图4中所示的存储系统的另一个实例的框图；以及 图6是说明包括参照图5描述的存储系统的计算系统的框图。【具体实施方式】 在下文中，将参照附图详细地描述本专利技术的各种示例性实施例。 然而，本专利技术可以采用不同的形式来实施，并且不应当被解释为限于本文所列的 实施例。以下将充分详细地描述本专利技术的示例性实施例以使得本领域中的普通技术人员能 够实施和实践本专利技术。 在附图中，为了便于说明，与实际的物理厚度和长度相比，部件的厚度和长度被夸 大。在以下的描述中，可以省略已知相关功能和组成的详细解释以避免不必要地模糊主题 方式。相同的附图标记在说明书和附图中表示相似的元件。 参见图1，根据本专利技术的一个实施例的半导体存储器件可以包括：层叠在衬底111 之上的管道栅PG、多个导电图案151、至少一个漏极选择线DSL、以及至少一个源极选择线 SSL;以及穿通多个导电图案151和管道栅PG的U形穿通结构141。 多个导电图案151、漏极选择线DSL和源极选择线SSL可以被层叠，同时包围U形 穿通结构141。另外，U形穿通结构141可以与位线BL和源极线SLf禹接。 在具有上述配置的半导体存储器件中，源极选择晶体管可以形成在源极选择线 SSL和穿通结构141之间的交叉处，以及存储器单元可以形成在多个导电图案151和穿通结 构141之间的交叉处。管道晶体管可以形成在管道栅PG和穿通结构141之间的交叉处，以 及漏极选择晶体管可以形成在穿通结构141和漏极选择线DSL之间的交叉处。因此，彼此串联耦接的漏极选择晶体管、多个第一存储器单元、管道晶体管、多个 第二存储器单元以及源极选择晶体管可以形成单个存储串。存储串可以被布置成U形。 描述示出了存储串被布置成U形的实施例。然而，包括具有直线结构的存储串的 半导体存储器件可以通过在半导体衬底111之上形成公共源极线、在公共源极线之上形成 位线，以及在位线和公共源极线之间形成具有直线结构的存储串来制造。 图2是通过放大图1中所示的区域A来说明穿通结构的截面图。 参见图2,穿通结构141可以包括沟道层135、隧道绝缘层133以及电荷储存层 131。沟道层135可以穿通交替层叠的绝缘图案121和导电图案151。隧道绝缘层133可 以包围沟道层135的侧壁。电荷储存层131可以包围隧道绝缘层133。沉积抑制层149可 以形成在通过绝缘图案121限定的沟槽T的顶部的表面上。换言之，在穿通结构141的相 对侧面上的每个绝缘图案121中的一个端部可以被每个沉积抑制层149包围。沟道层135 可以包括Si层或SiGe层。另外，沟道层135的中心轴区域可以用绝缘层137来填充。隧 道绝缘层133可以包括诸如氧化物层的绝缘层。电荷储存层131可以包括诸如氮化物层或 多晶硅层的能够储存电荷的材料。导电图案151可以包括诸如钨层、多晶硅层或硅化物层 的导电材料。另外，阻挡绝缘层147和阻挡层148还可以形成在导电图案151和穿通结构 141之间。 如上所述，由于沉积抑制层149形成在通过绝缘图案121限定的沟槽T的顶部的 表面上，所以当在随后工艺中通过用导电材料填充沟槽T来形成导电图案151时，可以防止 在沟槽T处产生悬垂。因此，可以防止导电图案151中空隙的产生。 图3A至图3F是说明制造图1中所示的半导体存储器件的方法的截面图。 参见图3A，多个第一材料层121和多个第二材料层123可以交替地形成在半导体 衬底（未示出）之上。另外，第一材料层121和第二材料层123可以具有彼此相同的厚度 或不同的厚度。 第一材料层121可以包括相对于第二材料层123具有高刻蚀选择性的材料。例如， 第一材料层121可以包括诸如氧化物层的绝缘层，而第二材料层123可以包括诸如氮化物 层的牺牲层。另外，第一材料层121可以包括诸如氧化物层的绝缘层，而第二材料层123可 本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：绝缘图案和导电图案，其彼此交替地层叠；穿通结构，其穿通所述绝缘图案和所述导电图案；以及沉积抑制层，其形成在所述绝缘图案和所述导电图案之间的相应界面的一个端部上。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：李荣镇，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR