高压半导体器件制造技术

本实用新型专利技术提供了一种高压半导体器件，该器件包括：第一掺杂类型的半导体衬底；第二掺杂类型的外延层，位于半导体衬底上；第二掺杂类型的高压阱，位于外延层内；第一掺杂类型的降场层，位于外延层的表面和/或外延层的内部，降场层的至少一部分位于高压阱内；第一掺杂类型的第一阱，与高压阱并列地位于外延层内；第二掺杂类型的源极欧姆接触区，位于第一阱内；漏极欧姆接触区，位于高压阱内；靠近源极欧姆接触区的栅极，至少覆盖源极欧姆接触区与高压阱之间的外延层。本实用新型专利技术能够有效降低工艺制造难度，提高器件参数特性，而且有利于提高器件的可靠性。

【技术实现步骤摘要】

本技术涉及半导体器件，尤其涉及一种高压半导体器件。
技术介绍
高压BCD(Bipolar-CMOS-DMOS)技术一般是指器件耐压在100V以上的BCD技术，目前广泛应用在AC-DC电源、LED驱动等领域。通常，要求功率器件的耐压达到500V到800V不等。LDMOS(lateral double diffusion MOS)晶体管器件是一种横向高压器件，在AC交流应用中一般作为后面模块的驱动器件。通常，LDMOS晶体管器件的所有电极都在器件表面，便于和低压电路部分集成设计。在目前的应用中，如LED和AC-DC产品中，LDMOS晶体管的面积可能会占到芯片总面积的一半以上。所以设计参数优秀(例如耐压高，导通电阻小)、可靠性高的LDMOS晶体管成为高压BCD技术中的关键器件。参考图1A，现有技术中，高压器件的高压阱的实现方式主要包括：在P型掺杂的半导体衬底或者外延层1上通过离子注入形成N型掺杂的高压阱4，然后用高温推结的方法形成10μm左右的结深。为了减小器件的导通电阻，一般还需要在高压阱4内形成P型掺杂的降场层7。但是，这种传统结构具有以下缺点：注入形成深的高压阱4后，为了要形成10μm以上的结深，通常需要1200度以上且持续超过30-40个小时的高温推结，这对工艺设备要求很高而且工艺效率低。参考图1B，现有技术中，高压器件版图上的源指头尖部分一般采用马蹄形缓冲层结构，但是这种结构一方面浪费器件面积，另一方面不能导电，使得器件沟道得不到充分利用。这种单纯的双阱渐变(double-resurf)结构，即只有高压阱4和降场层7的结构，其工艺窗口小，对工艺控制的要求高，而且器件表面电场大，会影响器件的可靠性。
技术实现思路
本技术要解决的技术问题是提供一种高压半导体器件，能够有效降低工艺制造难度，提高器件参数特性，而且有利于提高器件的可靠性。为解决上述技术问题，本技术提供了一种高压半导体器件，包括：第一掺杂类型的半导体衬底；第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型相反；第二掺杂类型的高压阱，位于所述外延层内；第一掺杂类型的降场层，位于所述外延层的表面和/或所述外延层的内部，所述降场层的至少一部分位于所述高压阱内；第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；第二掺杂类型的源极欧姆接触区，位于所述第一阱内；漏极欧姆接触区，位于所述高压阱内；靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之间的外延层。根据本技术的一个实施例，所述器件还包括：第一掺杂类型的埋层，位于所述半导体衬底内，所述外延层覆盖所述埋层。根据本技术的一个实施例，所述埋层为非线性变掺杂结构，每一埋层为单一的掺杂区域。根据本技术的一个实施例，所述埋层为线性变掺杂结构，每一埋层包括相互分隔的多个掺杂区域。根据本技术的一个实施例，所述器件还包括：场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层；靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。根据本技术的一个实施例，所述器件还包括：第一掺杂类型的隔离环，与所述高压阱并列地位于所述外延层内；地电位接触区，位于所述隔离环内。根据本技术的一个实施例，所述器件还包括：体接触区，与所述源极欧姆接触区并列地位于所述第一阱内。根据本技术的一个实施例，所述高压半导体器件的版图包括直边部分以及与所述直边部分相连的源指头尖部分，所述直边部分沿直线排布，所述源指头尖部分弯曲排布，其中，相对于所述直边部分，所述源指头尖部分内的高压阱与所述源极欧姆接触区之间的间距增大，所述降场层与所述源极欧姆接触区和漏极欧姆接触区之间的间距不变。根据本技术的一个实施例，所述漏极欧姆接触区具有第二掺杂类型，所述高压半导体器件为LDMOS晶体管。根据本技术的一个实施例，所述漏极欧姆接触区具有第一掺杂类型，所述高压半导体器件为LIGBT晶体管。与现有技术相比，本技术具有以下优点：本技术实施例的高压半导体器件中，半导体衬底、外延层、外延层内的高压阱以及高压阱内的降场层形成一种新型的双阱渐变(Double-Resurf)结构，对于晶体管而言具有如下好处：(1)缓解了常规双阱渐变晶体管(如LDMOS晶体管)的电荷敏感性问题，有利于增加工艺窗口，因为传统工艺的Double-Resurf晶体管受制于N型电荷和P型电荷匹配的要求限制，器件的性能参数对电荷的不平衡效应很敏感，从而增加了工艺控制的难度；而本技术上述双阱渐变结构在Double-Resurf结构的基础上引入了外延层/高压阱形成的线变杂质分布结构，优化器件表面场分布，缓解电荷的敏感性；(2)掺杂类型相反的高压阱和外延层相结合形成的结构，可以减小单纯外延工艺(即漂移区全部用外延电荷来实现控制)的控制难度，同时也减小了高压阱的推阱工艺的工艺时间和难度；(3)埋层的引入可以减小薄外延工艺电场向源端集中的效应，从而减小因为鸟嘴部分电场过大带来的越出问题(walk-out)等可靠性问题。另外，本技术实施例的高压半导体器件中，在版图的源指头尖部分形成“双层终端器件结构”，即相对于直边部分，源指头尖部分中高压阱与源极欧姆接触区之间的间距增大；而降场层与源极欧姆接触区和漏极欧姆接触区之间的间距不变，使得漂移区拉长的同时高压阱相对于漏极欧姆接触区的位置不变；而降场层与源极欧姆接触区和漏极欧姆接触区之间的间距不变，使得降场层相对于源极欧姆接触区的位置不变，进而使得埋层在漂移区拉长的同时向外延伸，延伸至漂移区的场氧化层下面。这样的“双层终端器件结构”可以缓解源指头尖的曲率效应，解决外延工艺中源指头尖的倒角耐压问题，而且无需增加过多的工艺复杂性和器件版图面积。附图说明图1A是现有技术中一种双阱渐变结构的LDMOS晶体管的直边部分的剖面结构示意图；图1B是现有技术中一种双阱渐变结构的LDMOS晶体管的源指头尖部分的剖面结构示意图；图2是根据本技术第一实施例的高压半导体器件的版图示意图；图3是根据本技术第一实施例的高压半导体器件的直边部分的剖面结构示意图；图4是根据本技术第一实施例的高压半导体器件的源指头尖部分的剖面结构示意图；图5A是根据本技术第二实施例的一种埋层注入过程的示意图；图5本文档来自技高网...

【技术保护点】
一种高压半导体器件，其特征在于，包括：第一掺杂类型的半导体衬底；第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型相反；第二掺杂类型的高压阱，位于所述外延层内；第一掺杂类型的降场层，位于所述外延层的表面和/或所述外延层的内部，所述降场层的至少一部分位于所述高压阱内；第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；第二掺杂类型的源极欧姆接触区，位于所述第一阱内；漏极欧姆接触区，位于所述高压阱内；靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之间的外延层。

【技术特征摘要】
1.一种高压半导体器件，其特征在于，包括：
第一掺杂类型的半导体衬底；
第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一
掺杂类型相反；
第二掺杂类型的高压阱，位于所述外延层内；
第一掺杂类型的降场层，位于所述外延层的表面和/或所述外延层的内部，所
述降场层的至少一部分位于所述高压阱内；
第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；
第二掺杂类型的源极欧姆接触区，位于所述第一阱内；
漏极欧姆接触区，位于所述高压阱内；
靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压
阱之间的外延层。
2.根据权利要求1所述的高压半导体器件，其特征在于，还包括：
第一掺杂类型的埋层，位于所述半导体衬底内，所述外延层覆盖所述埋层。
3.根据权利要求2所述的高压半导体器件，其特征在于，所述埋层为非线性
变掺杂结构，每一埋层为单一的掺杂区域。
4.根据权利要求2所述的高压半导体器件，其特征在于，所述埋层为线性变
掺杂结构，每一埋层包括相互分隔的多个掺杂区域。
5.根据权利要求1所述的高压半导体器件，其特征在于，还包括：
场氧化层...

【专利技术属性】
技术研发人员：姚国亮，张邵华，吴建兴，
申请(专利权)人：杭州士兰微电子股份有限公司，
类型：新型
国别省市：浙江;33