一种制作半导体器件的方法技术

本发明专利技术公开了一种制作半导体器件的方法，根据本发明专利技术的制作方法提出了一种多种阈值电压器件的制备工艺，利用不同薄膜堆叠结构在热退火中的吸热率不同来改变退火后杂质的不同分布，从而实现不同的阈值电压，根据本发明专利技术的制作方法减少了超浅结注入的难度，并且制作工艺简单。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及一种具有多种阈值电压的半导体器件的制作方法。
技术介绍
高级半导体芯片使用具有不同阈值电压、每单位宽度导通电流及每单位长度截止电流的多种场效应晶体管。具有高阈值电压的场效应晶体管通常被称为“低功率”器件，其具有低导通电流及低截止电流。具有低阈值电压的场效应晶体管被称为“高性能”器件，其具有高导通电流及高截止电流。通过使用低功率器件与高性能器件的混合，半导体芯片可以以最佳功率消耗水平来提供最佳性能。可通过改变掺杂半导体阱的掺杂物浓度来获取具有不同阈值电压的器件，其中在该掺杂半导体阱中形成场效应晶体管的主体以获得阈值电压的每一值。因此，高性能器件使用具有低掺杂物浓度的掺杂半导体阱，而低功率器件使用具有高掺杂物浓度的另一掺杂半导体阱。对于井掺杂的每一设定而言，在形成掺杂半导体阱的相应离子植入步骤期间使用专属植入掩模，从而增加了处理复杂性及制造成本。对于先进纳米级半导体工艺，多种阈值电压共存于一个制程已经成为服务于设计公司必不可少的一个内容。在现有技术中为了制备不同阈值电压的器件，一般采用不同的离子注入条件来实现。其中，有一种实现方法是沟道注入条件一样，源漏扩展区的注入条件不一样。现有技术的目的都是为了形成在不同阈值电压器件中形成不同杂质分布现有技术制备不同阈值电压器件的工艺比较复杂，成本较高，需要一种工艺简单并且成本较低的半导体器件的制作工艺。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决现有技术中存在的问题，本专利技术提出了，包括:提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一栅极结构和第二栅极结构；执行注入工艺；在所述半导体衬底上形成吸热层，所述吸热层覆盖所述第一区域和所述第二区域；去除所述第二区域中的所述吸热层；执行退火工艺；去除所述第一区域中的所述吸热层。优选地，所述注入工艺为袋注入或者LDD注入。优选地，所述第一区域和所述第二区域的所述注入工艺的条件相同。优选地，还包括在形成所述第一栅极结构和所述第二栅极结构之前执行阱离子注入和调阈值注入的步骤。优选地，所述第一区域和所述第二区域的所述调阈值注入的条件相同或者不同。优选地，采用ALD工艺或者CVD工艺形成所述吸热层。优选地，所述吸热层为采用应力记忆技术形成的应力记忆层。优选地，所述半导体衬底包括浅沟槽隔离结构。综上所述，根据本专利技术的制作方法提出了一种多种阈值电压器件的制备工艺，利用不同薄膜堆叠结构在热退火中的吸热率不同来改变退火后杂质的不同分布，从而实现不同的阈值电压，根据本专利技术的制作方法，减少了超浅结注入的难度，并且制作工艺简单。【附图说明】本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图1A-1D为根据本专利技术一个实施方式制作半导体器件的相关步骤所获得的器件的剖视图；图2为不同薄膜堆叠结构在固定退火温度中热吸收率的示意图图3为根据本专利技术另一个实施方式制作半导体器件的工艺流程图。【具体实施方式】在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的方法。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。为了解决现有技术中的问题，本专利技术提出了一种半导体器件的制作方法。参照图1A至图1D，示出根据本专利技术一个方面的实施例的相关步骤的剖视图。下面结合附图1A-1D对本专利技术的【具体实施方式】做详细的说明。参照图1A至图1D，示出根据本专利技术一个方面的实施例的相关步骤的剖视图。如图1A所示，提供半导体衬底100，所述半导体的衬底100中形成有阱和有源区；半导体衬底100可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe, SiGeC, Ge合金、GeAs, InAs, InP,以及其它II1- V或I1- VI族化合物半导体。半导体衬底100包括各种隔离结构，例如浅沟槽绝缘。半导体衬底100可以是以下所提到的材料中的至少一种:娃、绝缘体上娃(SOI)、绝缘体上层叠娃(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以被定义有源区。作为优选，所述半导体衬底100为Si材料层的厚度为lO-lOOnm，优选为30_50nm。在半导体衬底100上形成有A器件和/或B器件。接着执行阱注入调阈值注入工艺，其中A器件和B器件的调阈值注入条件可以不同，也可以相同；对A器件和B器件的离子注入条件是一样的。在所述半导体衬底100中形成有阱，当所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本专利技术的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。当所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本专利技术的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。在本专利技术一具体实施例中，将所述半导体衬底100划分为NFET区域和PFET区域，该NFET区域具有形成在均匀掺杂的沟道区上的第一栅极101A，PFET区域具有形成在均匀掺杂的沟道区上的第二栅极101B。第一栅极1lA包括栅极介电层和位于栅极介电层上的多晶娃栅极102A。第二栅极1lB包括栅极介电层和位于栅极介电层上的多晶娃栅极102B。在本专利技术的一具体地实施方式中，所述第一栅极1lA和第二栅极1lB为多晶硅栅极，所述多晶硅栅极结构的形成方法为首先在半导体衬底100上形成栅极介电层，作为优选，所述栅极介电层的材料为二氧化硅，可以采用热氧化的方式形成。在本专利技术中优选形成多晶硅栅极，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括:反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100?200立方厘米/分钟(sccm)，如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米汞柱(mTorr)，如300mTorr ;所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦本文档来自技高网...

【技术保护点】
一种制作半导体器件的方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域；在所述第一区域和第二区域中的所述半导体衬底上形成第一栅极结构和第二栅极结构；执行注入工艺；在所述半导体衬底上形成吸热层，所述吸热层覆盖所述第一区域和所述第二区域；去除所述第二区域中的所述吸热层；执行退火工艺；去除所述第一区域中的所述吸热层。

【技术特征摘要】

【专利技术属性】
技术研发人员：卜伟海，陈勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31