本实用新型专利技术公开了一种阵列基板和显示装置，其包括交叉设置的数据线和栅线，在数据线和栅线的交叉位置附近设置有薄膜晶体管，该薄膜晶体管包括栅极和源极，栅极与栅线连接；源极与数据线连接，源极与栅极在阵列基板的衬底基板上的正投影部分重叠。本实用新型专利技术提供的阵列基板，其可以降低在薄膜晶体管的源极与栅极之间产生的寄生电容，从而可以减小栅线信号的延迟，进而可以提高显示质量。
【技术实现步骤摘要】
本技术涉及显示
，尤其涉及一种阵列基板和包含该阵列基板的显示 目.0
技术介绍
液晶显示技术已广泛应用在电视、手机以及公共信息显示等领域。目前，液晶显示装置主要由阵列基板和彩膜基板对盒组成。其中，如图1所示，为现有的阵列基板的平面示意图。该阵列基板包括栅线10与数据线11，栅线10与数据线11垂直交叉(因它们位于不同的层中，故交叉时不会导通)，并且栅线10和数据线11的交叉位置附近设置有薄膜晶体管(包括栅极13、源极14和漏极12)，数据线11的信号电压通过该薄膜晶体管写入像素电极。目前的阵列基板在实际应用中不可避免地存在以下问题:如图1所示，由于薄膜晶体管的源极14与栅极13相互重叠，且重叠面积较大，导致在二者之间会产生较大的寄生电容，这使得栅线10上的信号延迟，从而造成串扰和显示均匀度下降。
技术实现思路
本技术的目的在于提供一种阵列基板和显示装置，其可以降低在薄膜晶体管的源极与栅极之间产生的寄生电容，从而可以减小栅线信号的延迟，进而可以提高显示质量。为解决上述技术问题，作为本技术的第一个方面，本技术提供一种阵列基板，包括交叉设置的数据线和栅线，在所述数据线和所述栅线的交叉位置附近设置有薄膜晶体管，所述薄膜晶体管包括栅极和源极，所述栅极与所述栅线连接；所述源极与所述数据线连接，所述源极与所述栅极在所述阵列基板的衬底基板上的正投影部分重叠。其中，所述源极在所述阵列基板的衬底基板上的正投影呈U形，所述U形包括两个端部和位于所述两个端部之间的一个中间部，其中，所述两个端部与所述栅极在所述阵列基板的衬底基板上的正投影相重叠；所述中间部与所述栅极在所述阵列基板的衬底基板上的正投影不重叠。优选的，所述中间部与所述栅极在所述阵列基板的衬底基板上的正投影形成封闭区域。其中，所述栅线包括相互并联的两个分支，所述两个分支在所述阵列基板的衬底基板上的正投影之间形成间隙，其中一个分支用作所述栅极；所述两个端部与用作栅极的所述分支在所述阵列基板的衬底基板上的正投影相重叠；所述中间部在所述阵列基板的衬底基板上的正投影位于所述间隙中。其中，所述栅线包括用作所述栅极的栅极部；所述两个端部与所述栅极部在所述阵列基板的衬底基板上的正投影相重叠；所述中间部与所述栅极部在所述阵列基板的衬底基板上的正投影不重叠。优选的，所述中间部与所述栅极部在所述阵列基板的衬底基板上的正投影形成封闭区域。其中，所述源极在所述阵列基板的衬底基板上的正投影呈U形，所述U形包括两个端部和位于所述两个端部之间的一个中间部，其中，所述两个端部与所述栅极在所述阵列基板的衬底基板上的正投影部分重叠；所述中间部与所述栅极在所述阵列基板的衬底基板上的正投影相重叠。其中，所述源极在所述阵列基板的衬底基板上的正投影呈U形，所述U形包括两个端部和位于所述两个端部之间的一个中间部，其中，所述两个端部与所述栅极在所述阵列基板的衬底基板上的正投影相重叠；所述中间部与所述栅极在所述阵列基板的衬底基板上的正投影部分重叠。作为本技术的第二个方面，还提供一种显示装置，所述显示装置包括阵列基板和与该阵列基板对盒设置的对盒基板，所述阵列基板为本技术提供的上述阵列基板。本技术具有以下有益效果:本技术提供的阵列基板，其通过使薄膜晶体管的源极与栅极在阵列基板的衬底基板上的正投影部分重叠，即，二者具有非重叠的部分，可以降低在薄膜晶体管的源极与栅极之间产生的寄生电容，从而可以减小栅线信号的延迟，进而可以提高显示质量。本技术提供的显示装置，其通过采用本技术提供的上述阵列基板，可以降低在薄膜晶体管的源极与栅极之间产生的寄生电容，从而可以减小栅线信号的延迟，进而可以提尚显不质量。【附图说明】附图是用来提供对本技术的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本技术，但并不构成对本技术的限制。图1为现有的阵列基板的平面示意图；图2A为本技术第一实施例提供的阵列基板的平面示意图；图2B为沿图2A中A1-A2线的剖视图；图2C为本技术第一实施例采用的源极的平面示意图；图3为本技术第一实施例的变型实施例提供的阵列基板的平面示意图；图4A为本技术第二实施例提供的阵列基板的平面示意图；图4B为沿图4A中B1-B2线的剖视图；图4C为图4A中栅线的平面示意图；图4D为本技术第二实施例采用的源极的平面示意图；图5A为本技术第三实施例提供的阵列基板的平面示意图；图5B为本技术第三实施例采用的源极的平面示意图；图6A为本技术第四实施例提供的阵列基板的平面示意图；图6B为图6A中源极与栅极的位置关系的平面示意图。【具体实施方式】以下结合附图对本技术的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本技术，并不用于限制本技术。本技术提供一种阵列基板，包括交叉设置的数据线和栅线，在数据线和栅线的交叉位置附近设置有薄膜晶体管，该薄膜晶体管包括栅极和源极，其中，栅极与栅线连接；源极与数据线连接，并且，源极与栅极在阵列基板的衬底基板上的正投影部分重叠，即，二者具有非重叠的部分，可以降低在薄膜晶体管的源极与栅极之间产生的寄生电容，从而可以减小栅线信号的延迟，进而可以提高显示质量。下面对实现源极与栅极部分重叠的【具体实施方式】进行详细描述。具体地，图2A为本技术第一实施例提供的阵列基板的平面示意图。图2B为沿图2A中A1-A2线的剖视图。图2C为本技术第一实施例采用的源极的平面示意图。请一并参阅图2A-2C，阵列基板包括交叉设置的栅线20和数据线21以及像素电极25，其中，在栅线20和数据线21的交叉位置附近设置有薄膜晶体管，该薄膜晶体管包括栅极23、源极24和漏极22，其中，漏极22通过过孔27与像素电极25电性连接；栅极23与栅线20连接，该栅极23为在栅线20上形成的宽化部；源极24与数据线21连接。而且，阵列基板还包括由下而上依次设置的衬底基板1、栅线绝缘层2和钝化层3，栅极23位于衬底基板I和栅线绝缘层2之间；源极24和漏极22位于栅线绝缘层2和钝化层3之间，且位于漏极22底部还设置有有源层26。在本实施例中，如图2C所示，源极24在阵列基板的衬底基板I上的正投影呈U形，该U形包括两个端部(241，242)和位于二者之间的一个中间部243，且源极24通过连接部211与数据线21连接，该连接部211的左端与数据线21连接，右端与端部241连接，如图2A所示。而且，两个端部(241，242)与栅极23在阵列基板的衬底基板I上的正投影相重叠；中间部243与栅极23在阵列基板的衬底基板I上的正投影不重叠，这可以降低在薄膜晶体管的源极与栅极之间产生的寄生电容，从而可以减小栅线信号的延迟，进而可以提高显示质量。在本实施例中，中间部243与栅极23在阵列基板的衬底基板I上的正投影形成封闭区域28，如图当前第1页1 2 本文档来自技高网...
【技术保护点】
一种阵列基板，包括交叉设置的数据线和栅线，在所述数据线和所述栅线的交叉位置附近设置有薄膜晶体管，所述薄膜晶体管包括栅极和源极，所述栅极与所述栅线连接；所述源极与所述数据线连接，其特征在于，所述源极与所述栅极在所述阵列基板的衬底基板上的正投影部分重叠。
【技术特征摘要】
【专利技术属性】
技术研发人员：程鸿飞，先建波，乔勇，
申请(专利权)人：京东方科技集团股份有限公司，
类型：新型
国别省市：北京;11
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