半导体装置及其制造方法制造方法及图纸

本发明专利技术公开了一种半导体装置及其制造方法。首先提供具有至少一个晶体管的基板。形成第一绝缘层以覆盖晶体管。图案化第一绝缘层以形成至少一个开口，其中晶体管的一部分由开口暴露出来。最后，在开口内形成外延以覆盖晶体管的该部分。本发明专利技术能够在半导体装置的尺寸微缩的情况下，改善半导体装置内晶体管容易发生的短通道效应。更重要的是，相邻晶体管之间的短路风险可被完全免除。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种。首先提供具有至少一个晶体管的基板。形成第一绝缘层以覆盖晶体管。图案化第一绝缘层以形成至少一个开口，其中晶体管的一部分由开口暴露出来。最后，在开口内形成外延以覆盖晶体管的该部分。本专利技术能够在半导体装置的尺寸微缩的情况下，改善半导体装置内晶体管容易发生的短通道效应。更重要的是，相邻晶体管之间的短路风险可被完全免除。【专利说明】
本专利技术涉及一种电子装置及其制造方法，且特别涉及一种。
技术介绍
在各种半导体存储器装置中，动态随机存取存储器(dynamic random accessmemories, DRAM)是最为广泛应用的一种半导体装置。一般而言，在DRAM中的每一个单元(unit cell)均具有对应的金属氧化物半导体(Metal-Oxide-Semiconductor, M0S)晶体管，此MOS晶体管用来驱动位于存储电容内的资料电荷(data charge)，在资料读取以及写入等操作中作对应移动。 为了提高DRAM中处理及存储资料的集成密度，DRAM须具备高存储电容量的电容之外，尚须将DRAM中的每一个单元的尺寸缩小，如此便能有效降低DRAM的生产成本。对此，DRAM中的每一个单元的尺寸须进一步微缩，来提高DRAM的资料集成密度。然而，随着半导体装置尺寸上的微缩，半导体装置中晶体管的性能往往伴随着短通道效应(short channeleffect)而弱化。为解决上述问题,一方面,各式各样的平面式晶体管(planar transistor)结构被开发出来以延长通道长度避免短通道效应，然而这些被开发出来的平面式晶体管结构各自有其顾虑以致于仍无法适用于大量生产。另一方面，垂直式晶体管(verticaltransistor)结构亦被开发出来试图解决上述的短通道效应。在垂直式晶体管中具有掺杂而形成的源电极区以及漏电极区。其中源电极区、漏电极区在垂直方向上先后形成，因此源电极区、漏电极区所夹设形成的通道区垂直于基板。然而，在垂直式晶体管尺寸微缩的情形下，垂直式晶体管内部的漏电极区与栅电极区之间因为距离变短，更容易在垂直式晶体管本体(body)形成另一非预定的电流通道,并引发穿通效应(punch-through effect)导致垂直式晶体管发生漏电流，进而遗失存储资料。对此，不论是利用平面式晶体管或是垂直式晶体管的半导体装置，其结构设计以及制造方法为目前半导体装置工业领域亟须发展并改良的目标。
技术实现思路
本专利技术的目的在于提供。在半导体装置的尺寸微缩的情况下，能改善半导体装置内晶体管容易发生的短通道效应。更重要的是，相邻晶体管之间的短路风险可被完全免除。 本专利技术的一个方面提供了一种半导体装置的制造方法。首先提供具有至少一个晶体管的基板。形成第一绝缘层以覆盖晶体管。图案化第一绝缘层以形成至少一个开口，其中晶体管的一部分由开口暴露出来。最后在开口内形成外延以覆盖晶体管的该部分。 在本专利技术的一实施方式中，该半导体装置的制造方法进一步包含离子植入外延以形成轻掺杂外延。 在本专利技术的一实施方式中，该半导体装置的制造方法进一步包含以导电材料填满开口。 在本专利技术的一实施方式中，第一绝缘层采用化学气相沉积法形成。 在本专利技术的一实施方式中，该半导体装置的制造方法进一步包含在第一绝缘层上形成第二绝缘层。以及图案化第二绝缘层以形成开口，其中晶体管的一部分由第一绝缘层以及第二绝缘层的开口暴露出来。 在本专利技术的一实施方式中，第二绝缘层采用化学气相沉积法形成。 在本专利技术的一实施方式中，晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，源电极位于垂直硅柱的顶部，漏电极位于垂直硅柱的底部，栅电极实质上位于垂直硅柱的中间部，其中源电极为由开口暴露出来的部分，且源电极由外延所覆盖。 在本专利技术的另一实施方式中，晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，漏电极位于垂直硅柱的顶部，源电极位于垂直硅柱的底部，栅电极实质上位于垂直娃柱的中间部，其中漏电极为由开口暴露出来的部分，且漏电极由外延所覆盖。 在本专利技术的又一实施方式中，其中晶体管具有源电极、漏电极以及栅电极，源电极、漏电极以及栅电极实质上共平面，且源电极以及该漏电极中的至少一个是由开口暴露出来的部分，该部分由外延所覆盖。 在本专利技术的一实施方式中，其中基板为娃基板，且外延为娃外延。 本专利技术的另一个方面提供了一种半导体装置，其包含至少一个晶体管、第一绝缘层、外延、以及导电材。晶体管配置于基板上。第一绝缘层配置于基板上且覆盖晶体管，其中第一绝缘层具有开口以暴露出晶体管的部分。外延配置于开口的底部以覆盖晶体管的部分。以及导电材料配置于开口内且填满开口，其中导电材料是通过外延而与晶体管的部分电性连接，其中，外延紧邻开口的侧壁。 在本专利技术的一实施方式中，外延的顶面实质上为平坦的。 在本专利技术的一实施方式中，晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，漏电极位于垂直硅柱的顶部，源电极位于垂直硅柱的底部，栅电极实质上位于垂直硅柱的中间部，其中漏电极为由开口暴露出来的部分，且该部分由外延所覆盖。 在本专利技术的另一实施方式中，其中晶体管为垂直硅柱，垂直硅柱具有源电极、漏电极以及栅电极，源电极位于垂直硅柱的顶部，漏电极位于垂直硅柱的底部，栅电极实质上位于垂直硅柱的中间部，其中源电极为由开口暴露出来的部分，且该部分由外延所覆盖。 在本专利技术的又一实施方式中，晶体管具有源电极、漏电极以及栅电极，源电极、漏电极以及栅电极实质上共平面，且源电极以及漏电极中的至少一个为由开口暴露出来的部分，该部分由外延所覆盖。 在本专利技术的一实施方式中，第一绝缘层包含氧化硅、氮化硅或上述这些的组合。 在本专利技术的一实施方式中，该半导体装置进一步包含第二绝缘层，其配置于第一绝缘层上，第二绝缘层亦具有开口以暴露出晶体管的部分。 在本专利技术的一实施方式中，第二绝缘层包含氧化硅、氮化硅或上述这些的组合。 在本专利技术的一实施方式中，导电材料包含多晶硅、钨(W)、钛(Ti)、氮化钛(TiN)或上述这些的组合。 在本专利技术的一实施方式中，基板为娃基板，且外延为娃外延。 本专利技术的有益效果在于能改善半导体装置内晶体管容易发生的短通道效应。更重要的是，相邻晶体管之间的短路风险可被完全免除。 【专利附图】【附图说明】 本专利技术的上述和其他方面、特征及其他优点参照说明书内容并配合附图得到更清楚的了解，其中: 图1至图4为根据本专利技术的一些实施方式中半导体装置制作流程的剖面示意图。 图5至图7为根据本专利技术另一些实施方式中半导体装置制作流程的剖面示意图。 图8到图11为根据本专利技术另一些实施方式中半导体装置制作流程的剖面示意图。 图12为根据本专利技术另一些实施方式中半导体装置制作流程的剖面示意图。 【具体实施方式】 为了使本公开内容的叙述更加详尽与完备，下文针对本专利技术的实施方式与具体实施例提出了说明性的描述；但这并非实施或运用本专利技术具体实施例的唯一形式。以下所公开的各实施方式及实施例，在有益的情形下可相互组合或取代，也可在一实施方式或一实施例中附加其他的实施方式或实施例，而无须进一步的记载或说明。 在以下描述中，将详细叙述许多特定细本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其特征在于，包含：提供基板，该基板具有至少一个晶体管；形成第一绝缘层，该第一绝缘层覆盖该晶体管；图案化该第一绝缘层以形成至少一个开口，该开口暴露出该晶体管的一部分；以及在该开口内形成外延以覆盖该晶体管的该部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：纪宏谕，俞建安，林义峰，陈凤鸰，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71