半导体器件及其制造方法技术

半导体器件可以包括按照分离栅极结构设置在半导体衬底中的第一和第二垂直沟道功率MOSFET晶体管。可以在有源区中第一和第二垂直沟道功率MOSFET晶体管之间形成凹槽，导电图案可以位于有源区上凹槽中，其中导电图案可以包括用于第一和第二垂直沟道功率MOSFET晶体管的源极接触。垂直肖特基半导体区可以嵌入到垂直沟道之间导电图案下方的有源区中。

【技术实现步骤摘要】
【专利摘要】半导体器件可以包括按照分离栅极结构设置在半导体衬底中的第一和第二垂直沟道功率MOSFET晶体管。可以在有源区中第一和第二垂直沟道功率MOSFET晶体管之间形成凹槽，导电图案可以位于有源区上凹槽中，其中导电图案可以包括用于第一和第二垂直沟道功率MOSFET晶体管的源极接触。垂直肖特基半导体区可以嵌入到垂直沟道之间导电图案下方的有源区中。【专利说明】
本专利技术构思的实施例涉及以及包括所述半导体器件的电子系统。
技术介绍
功率MOSFET可用于电源组或功率可变应用系统。为了降低包括功率MOSFET的装置或系统的功耗，研究了多种方法。
技术实现思路
根据本专利技术构思的实施例可以提供一种包括嵌入式肖特基二极管的功率MOSFET器件及其制造方法。根据这些实施例，一种半导体器件可以包括按照分离栅极结构设置在半导体衬底中的第一和第二垂直沟道功率MOSFET晶体管。凹槽可以位于第一和第二垂直沟道功率MOSFET晶体管之间的有源区中，并且导电图案可以位于有源区上的凹槽中，其中导电图案可以包括用于第一和第二垂直沟道功率MOSFET晶体管的源极接触。垂直肖特基半导体区可以在垂直沟道之间嵌入到导电图案下方的有源区中。 在根据本专利技术构思的一些实施例中，第一和第二垂直沟道功率MOSFET晶体管可以设置成分离栅极结构从而作为单一晶体管操作。在根据本专利技术构思的一些实施例中，该器件还可以包括在衬底下方与源极接触相对的用于第一和第二垂直沟道功率MOSFET晶体管的漏极接触。 在根据本专利技术构思的一些实施例中，垂直肖特基半导体区和导电图案可以是嵌入式垂直肖特基二极管。在根据本专利技术构思的一些实施例中，垂直肖特基半导体区可以包括长式周期表的第13和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量大于每单位体积的第13族元素的量。 在根据本专利技术构思的一些实施例中，该器件还可以包括分别用于第一和第二垂直沟道功率MOSFET晶体管的第一和第二源极区，其中第一和第二源极区可以在凹槽的相对侧上，并且源极区可以包括所述结上方的最低注入区。 根据本专利技术构思的一个方面，提出了一种半导体器件。该半导体器件包括外延半导体衬底。半导体层设置在外延半导体衬底上。沟槽设置在外延半导体层中限定有源区。凹槽区设置在有源区的上表面中。凹槽区隔离了有源区的第一和第二有源突出部。栅极结构设置在每一个沟槽中。设置了填充凹槽区的前侧导电图案。第一导电类型漂移区、具有与第一导电类型不同的第二导电类型且彼此间隔开的第一和第二体沟道区以及具有第一导电类型且在凹槽区的相对侧上彼此间隔开的第一和第二源极区设置在半导体层的有源区中。第一导电类型漂移区、第一和第二体沟道区以及第一和第二源极区与栅极结构形成晶体管。肖特基半导体区设置在第一和第二体沟道区之间以及凹槽区的底面下方的有源区中。肖特基半导体区与前侧导电图案形成肖特基二极管。 在一些实施例中，肖特基半导体区可以包括长式周期表的第13族和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量可以大于每单位体积的第13族元素的量。 在其他实施例中，与肖特基半导体区相邻的漂移区可以包括与肖特基半导体区中相同的每单位体积的第15族元素的量，并且漂移区可以包括比肖特基半导体区中高的多数载流子浓度。 在其他实施例中，第一源极区可以设置在第一有源突出部中，而第二有源区可以设置在第二有源突出部中。第一和第二源极区的底面在靠近凹槽区而处比在靠近沟槽区处处于较高的位置。 在其他实施例中，第一和第二体沟道区可以设置在漂移区上，第一源极区可以设置在第一体沟道区上，且第二源极区可以设置在第二体沟道区上。第一和第二体沟道区可以具有P型导电性，而漂移区、肖特基半导体区以及第一和第二源极区可以具有N型导电性。 在其他实施例中，肖特基半导体区可以包括长式周期表的第13族和第15族元素，并且在肖特基半导体区中每单位体积的第15族元素的量可以大于每单位体积的第13族元素的量。第一和第二体沟道区可以包括长式周期表的第13族和第15族元素，并且在第一和第二体沟道区中，每单位体积的第15族元素的量可以小于每单位体积的第13族元素的量。与第一和第二体沟道区以及肖特基半导体区相邻的漂移区、第一和第二体沟道区以及肖特基半导体区各自均可以包括每单位体积相等量的15族元素。 在其他实施例中，半导体器件还可以包括设置在导电图案和第一体沟道区之间的有源区中的第一体接触区以及设置在导电图案和第二体沟道区之间且与第一体接触区间隔开的第二体接触区。第一和第二体接触区可以具有比与第一和第二体接触区相邻的第一和第二体沟道区中高的多数载流子浓度。 在其他实施例中，前侧导电图案可以与第一和第二体接触区以及与第一和第二源极区形成欧姆接触。 在其他实施例中，肖特基半导体区的底部可以设置为相距有源区的表面恒定的深度。 在其他实施例中，第一和第二有源突出部各自的下部宽度可以大于上部宽度。 在其他实施例中，栅极结构可以包括上部宽度大于下部宽度的栅电极以及插入到栅电极和有源区之间的栅介质层。 在其他实施例中，该半导体器件还可以包括设置在栅极结构上的绝缘封盖图案。 在其他实施例中，绝缘封盖图案可以包括第一绝缘封盖图案、第二绝缘封盖图案和第三绝缘封盖图案。第二绝缘封盖图案可以插入到第一和第三绝缘封盖图案之间，且由与第一和第三绝缘封盖图案不同的材料制成。 在其他实施例中，绝缘封盖图案可以与栅电极以及第一和第二有源突出部的上表面交迭。 在其他实施例中，该半导体器件还可以包括设置在绝缘封盖图案和栅电极之间以及绝缘封盖图案有源区之间且厚度比栅介质层小的绝缘缓冲图案。 在详细描述和附图中包括其他实施例的详情。 【专利附图】【附图说明】 图1A和IB是示出了根据本专利技术构思实施例的半导体器件的视图； 图2是示出了根据本专利技术构思另一实施例的半导体器件的视图； 图3A和3B是示出了根据本专利技术构思另一实施例的半导体器件的视图； 图4是示出了根据本专利技术构思另一实施例的半导体器件的视图； 图5A和5B是示出了根据本专利技术构思另一实施例的半导体器件的视图； 图6是示出了根据本专利技术构思另一实施例的半导体器件的视图； 图7A至7V是示出了根据本专利技术构思实施例的制造半导体器件的方法的视图； 图8A至SE是示出了根据本专利技术构思另一实施例的制造半导体器件的方法的视图； 图9A至9D是示出了根据本专利技术构思另一实施例的制造半导体器件的方法的视图； 图1OA至1C是示出了根据本专利技术构思另一实施例的制造半导体器件的方法的视图； 图11至IlC是示出了根据本专利技术构思另一实施例的制造半导体器件的方法的视图； 图12是示出了根据本专利技术构思另一实施例的制造半导体器件的方法的视图； 图13是示出了根据本专利技术构思实施例的半导体器件的示意性电路图； 图14是示出了包括图13的电路的电子系统的方框图；以及 图15是示出了包括图14的系统的电子系统的方框图。 【具体实施方式】 现在将参考附图更全面地描述多种实施例，附图中示出了一些实施例。然而，这些专利技术构思可以多种不同的形式实现，并且不应解释为受限于这里阐述的实施例。相反，这些实施例用来使得本本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；外延半导体层，设置在半导体衬底上；沟槽，设置在外延半导体层中，在沟槽之间限定有源区；凹槽区，设置在有源区的上表面中，并且分离有源区的第一和第二有源突出部；栅极结构，设置在每一个沟槽中；凹槽区中的前侧导电图案；第一导电类型漂移区、第一和第二体沟道区以及第一和第二源极区，配置为与栅极结构形成晶体管，其中第一导电类型漂移区设置在外延半导体层的有源区中，其中第一和第二体沟道区具有与第一导电类型不同的第二导电类型并且彼此间隔开，以及其中第一和第二源极区具有第一导电类型并且在凹槽区的相对侧上彼此间隔开；以及肖特基半导体区，具有第一导电类型，且设置在第一和第二体沟道区之间以及凹槽区的底面下方的有源区中，并且与前侧导电图案构成肖特基二极管。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李宪福，吕寅虎，吴世春，李硕均，李政浩，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR