具有高可靠性的可合并半导体器件制造技术

一种具有高可靠性的可合并半导体器件，包括半导体衬底、位于所述半导体衬底内、具有第一导电类型并且彼此横向隔开的源极和漏极区域以及位于所述半导体衬底内并且具有第二导电类型的复合体区域。所述复合体区域包括横向延伸跨过所述源极和漏极区域的第一阱区域和位于所述第一阱区域内的第二阱区域。所述漏极区域位于所述第二阱区域内，使得所述电荷载流子从所述第一阱区域流入所述第二阱区域以到达所述漏极区域。所述第二阱区域包括所述第一导电类型的掺杂物以具有比所述第一阱区域低的净掺杂物浓度水平。袋可以位于漏极延伸区域内并且被配置以沿着栅极结构的边缘建立耗尽区。

【技术实现步骤摘要】
【专利摘要】一种具有高可靠性的可合并半导体器件，包括半导体衬底、位于所述半导体衬底内、具有第一导电类型并且彼此横向隔开的源极和漏极区域以及位于所述半导体衬底内并且具有第二导电类型的复合体区域。所述复合体区域包括横向延伸跨过所述源极和漏极区域的第一阱区域和位于所述第一阱区域内的第二阱区域。所述漏极区域位于所述第二阱区域内，使得所述电荷载流子从所述第一阱区域流入所述第二阱区域以到达所述漏极区域。所述第二阱区域包括所述第一导电类型的掺杂物以具有比所述第一阱区域低的净掺杂物浓度水平。袋可以位于漏极延伸区域内并且被配置以沿着栅极结构的边缘建立耗尽区。【专利说明】具有高可靠性的可合并半导体器件
本专利技术实施例涉及半导体器件。
技术介绍
集成电路(IC)和其它电子装置通常包括互联场效应晶体管(FET)器件的布局，也称为金属氧化物半导体场效应晶体管(MOSFET)，或者简称为MOS晶体管或器件。应用于FET器件的栅极电极的控制电压控制流过源极和漏极之间的可控导电沟道的电流流动。 晶体管器件通常被设计成能够容忍存在于应用(例如运动控制、气囊展开和汽车喷油嘴驱动器)中的高电流和高电压。高电压晶体管器件可以具有多个定制特征以防止由这种高压引起的高电场导致的故障。由高能量电荷载流子造成的损害的可能性随着操作电压的升高而增加，其中该更高的操作电压是由于设计特征所导致的。更高的操作电压导致更高的电场，其进而，增加传递到器件内的电荷载流子的能量。器件退化通常是由将高能量电荷载流子、或热载流子注入到器件的栅极氧化物、层间介电质或场氧化物结构引起的。由于这种热载流子注入而导致的在介电质中的电荷的积累通常引起操作特征(例如，阈值电压或通态电流)以及器件性能(例如高频性能)的变化。 高压晶体管器件也易受到通过碰撞电离产生的次级电荷载流子的影响。在η沟道晶体管器件中，在具有高电场(例如靠近漏极边界)的区域中被加速之后，电子可能产生附加电子-空穴对。如果足够数量的空穴-次级电荷载流子-被创建从而将晶体管器件的体(body)的电势升高到具有源极的结点被正向偏置的程度，通过晶体管器件的源极(发射极)、体(基极)和漏极(集电极)区域形成的寄生npn双极晶体管的激活有可能发生。非常大的破坏性电流可以通过激活寄生双极晶体管来产生，也就是被称为“急速返回(snapback) ”的操作状况。 高压器件通常是以“安全操作区域”(SOA)为特征的，在安全操作区域中操作电流电平和操作电压电平位于将导致的急速返回事件的电平之下。试图停留在安全操作区域内以避免器件损坏或其它损坏通常是器件操作和应用的不理想的限制因素。 晶体管器件通常彼此合并以节省面积。合并晶体管器件通常涉及在共同(common)隔离环内放置晶体管器件。因此，合并的晶体管器件可以共享共同的体。遗憾的是，传统的可合并晶体管器件设计通常表现出不可接受的HCI退化和欠佳的S0A。相反，为HCI抗干扰(HCI immunity)和良好的SOA而设计的很多晶体管器件却是不可合并的。 【专利附图】【附图说明】 组件和附图不一定按比例绘制，重点反而是说明本专利技术的原理。此外，在附图中，相同的附图标记表示不同视图对应的部分。 图1根据一个实施例，是具有反掺杂漏侧体区域(counter-doped drain-sidebody reg1n)和漏极延伸耗尽袋(drain extens1n deplet1n pocket)的不例性可合并晶体管器件的截面示意图。 图2根据一个实施例，是在示例性合并配置中的图1的一对晶体管器件的截面示意图。 图3根据一个实施例，是显示了用于反掺杂图1的晶体管器件的漏侧体区域的示例性掺杂物注入分布(dopant implantat1n profile)的图表。 图4根据一个实施例，是用于建构具有反掺杂漏侧体区域和漏极延伸耗尽袋的可合并晶体管器件的示例性制造顺序的流程图。 【具体实施方式】 描述了具有较轻掺杂漏侧体区域和/或漏极延伸耗尽袋的半导体器件。也描述了制造这种器件方法。半导体器件可以是场效应晶体管(FET)器件，例如被配置以用作模拟FET器件的器件。漏侧体区域和漏极延伸耗尽袋可以提高半导体器件的操作可靠性。一个或者多个操作特征可以实现改进，包括减小热载流子注入(HCI)退化、改进安全操作区域(SOA)以及更好的与FET器件的栅极氧化物有关的时变的电介质击穿(TDDB)性能。 所公开器件的改进的可靠性在涉及模拟FET器件的不同应用中可以是有用的。在一个实施例中，所公开器件被配置为以大约5伏或更高(例如，大约5.5伏)的漏极偏压进行操作的模拟FET器件，然而也可以使用其它操作电压。 所公开器件可以被配置为可合并的器件。在某些实施例中，所公开器件在器件的多个实例可以位于共同隔离环内的意义上来说是可合并的。不论并入一个或两个设计增强以改进可靠性，所公开器件是可合并的。多个器件可以位于共同的隔离环内，例如具有共同器件体并且位于共同体偏压下。因此，沟槽或隔离环可以消耗更少的面积，其中在某些情况下沟槽和隔离环会呈现大的面积损耗。 漏侧体区域和/或漏极延伸袋也不会对其它器件操作参数(例如器件失配)造成不利影响。任一特征可以被并入到FET设计中，而不会引起旨在呈现相同性能特征(例如给定偏压下的相同电流水平)的所公开器件单元之间的更高程度的失配。由于器件体的初级讲区域(primary well reg1n)的器件宽覆盖延伸跨器件的源极区域、漏极区域和沟道区域，因此失配问题可以被避免。在器件区域内的初级阱区域的图案化的缺少避免了引起可能导致更高失配的讲临近效应(well-proximity effect)。因此,所公开器件可以非常适合于各种模拟应用。 漏侧体区域可以通过反掺杂初级阱区域来限定。初级阱区域的反掺杂可以包括相反导电类型的轻的或更轻的浅掺杂物注入，其中初级阱区域可以是重掺杂区域。在某些情况下，一种被配置以形成功率FET器件的累积区域的现有FET注入过程被用作浅掺杂物注入。漏侧体区域的较低的有效掺杂物浓度水平或者净掺杂物浓度水平可以减小所公开器件的漏极区域处或漏极区域附近的电场。减小的电场可以进而降低由HCI引起的退化。在某些情况下，该减小可以通过硼和磷掺杂物的硅/栅极氧化物界面处的偏析效应(segregat1n effect)来增强。 漏极延伸袋可以沿着栅极结构的漏侧边缘位于漏极延伸区域(例如，轻掺杂的漏极(LDD)区域)中。袋具有与漏极延伸区域相反的导电类型，从而创建了耗尽区。该耗尽区进一步减小了栅极边缘附近的衬底表面处的电场，以有助于进一步减小HCI退化并改进器件的S0A。当器件在例如阻断状态操作的时候，耗尽区也减小了漏侧栅极边缘的电压。因此，减小的电压可以导致累积模式TDDB的改进。袋可以通过注入过程来形成，其中所述注入过程被配置以为其沟道具有与本专利技术器件相反导电类型的FET器件形成FET端子延伸区域(例如源极/漏极延伸区域)。例如，在η沟道实施例中，P型LDD(PLDD)注入过程可以被用于在漏极延伸区域内形成袋，进而其可以由更深的η型LDD(NLDD)注入过程来形成。 本专利技术描述的器件可以通过一个或多个涉及制造一种或多本文档来自技高网...

【技术保护点】
一种器件，包括：半导体衬底；源极区域和漏极区域，位于所述半导体衬底内，具有第一导电类型并且彼此横向隔开；以及复合体区域，位于所述半导体衬底内，具有第二导电类型并且沟道在操作期间被形成于其中以用于使电荷载流子从所述源极区域流向所述漏极区域，所述复合体区域包括横向延伸跨过所述源极区域和漏极区域的第一阱区域和位于所述第一阱区域内的第二阱区域；其中所述漏极区域位于所述第二阱区域内，使得所述电荷载流子从所述第一阱区域流入所述第二阱区域以到达所述漏极区域；以及其中所述第二阱区域包括具有所述第一导电类型的掺杂物以具有比所述第一阱区域更低的净掺杂物浓度水平。

【技术特征摘要】
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【专利技术属性】
技术研发人员：张志宏，D·J·布劳姆伯格，杨洪宁，左江凯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US