自适应电荷平衡的边缘终端制造技术

在一实施例中，半导体器件可以包括包含第一类型掺杂剂的衬底。所述半导体器件还可以包括外延层，其位于所述衬底上并且包括比所述衬底掺杂浓度低的第一类型掺杂剂。此外，所述半导体器件可以包括结扩展区域，其位于所述外延层中并且包括第二类型掺杂剂。进一步地，所述半导体器件可以包括一组场环，其与所述结扩展区域物理接触并且包括比所述结扩展区域掺杂浓度高的第二类型掺杂剂。而且，所述半导体器件可包括与所述一组场环物理接触的边缘终端结构。

【技术实现步骤摘要】
【国外来华专利技术】自适应电荷平衡的边缘终端相关申请的交叉引用本申请与2012年5月30日提交的、题目为“AdaptiveChargeBalancedEdgeTermination”、序列号为13/484,114的美国专利申请相关并要求其优先权，该美国申请通过引用完全的并入本文。
技术介绍
在例如二极管、金属氧化物半导体场效应晶体管(MOSFET)器件、绝缘栅双极型晶体管(IGBT)器件、双极结型晶体管(BJT)器件等半导体器件中具有用来增加P-N结的击穿电压的不同类型的边缘终端(edgetermination)结构。已经开发各种边缘终端结构，包括例如场板结构、具有或没有场板的场限环、结终端扩展(junctionterminationextension，JTE)以及它们的变形。然而，需要开发在指定P-N结上利用尽可能小的宽度能够实现理想的平面击穿电压的边缘终端结构。
技术实现思路
根据本专利技术的各种实施例提供有效、可制造以及稳健的边缘终端技术，该技术利用更小的宽度能够在指定P-N结上实现理想的平面击穿电压。在一实施例中，半导体器件可以包括包含第一类型掺杂剂的衬底。所述半导体器件还可以包括外延层，外延层位于所述衬底上并且包括与所述衬底相比更低浓度的第一类型掺杂剂。此外，所述半导体器件可以包括结扩展区域，结扩展区域位于所述外延层中并且包括第二类型掺杂剂。进一步，所述半导体器件可以包括一组经隔离的窄且浅的场环，该组场环与所述结扩展区域物理接触并且包括与所述结扩展区域相比更高浓度的第二类型掺杂剂。而且，所述半导体器件可以包括与所述一组场环物理接触的边缘终端结构。在另一实施例中，方法可以包括在半导体器件的外延层的上表面中形成结扩展区域。所述外延层可以包括第一类型掺杂剂以及所述结扩展区域可以包括第二类型掺杂剂。进一步地，所述方法可以包括形成一组经隔离的窄且浅的场环，该组场环与所述结扩展区域物理接触并且包括与所述结扩展区域相比更高浓度的第二类型掺杂剂。此外，所述方法可以包括形成与所述一组场环物理接触的边缘终端结构。在另外一个实施例中，金属氧化物半导体场效应晶体管(MOSFET)器件可以包括包含第一类型掺杂剂的衬底。而且，所述MOSFET器件可以包括外延层，外延层位于所述衬底上并且包括与所述衬底相比浓度更低的第一类型掺杂剂。进一步，所述MOSFET器件可以包括结扩展区域，结扩展区域位于所述外延层中并且包括第二类型掺杂剂。此外，所述MOSFET器件可以包括一组经隔离的窄且浅的场环，该组场环与所述结扩展区域物理接触并且包括与所述结扩展区域相比更高浓度的第二类型掺杂剂。进一步地，所述MOSFET器件可以包括与所述一组场环物理接触的边缘终端结构。在
技术实现思路
中已经详细描述根据本专利技术的特定实施例，然而，需要注意的是，本专利技术以及所要求保护的主题不以任何方法受限于这些实施例。附图说明结合附图，根据本专利技术的各个实施例通过举例的方式而非通过限制的方式进行说明。需要注意的是在整个附图中相同的参考标号表示相同的元件。图1为根据本专利技术的各个实施例的半导体器件的自适应电荷平衡的边缘终端的侧面剖视图。图2为常规的单区结终端扩展(JTE)的侧面剖视图。图3为对常规的JTE和根据本专利技术的各个实施例的自适应电荷平衡的边缘终端中的电荷变化的击穿电压灵敏度的对比图。图4示出了根据本专利技术的各个实施例的自适应电荷平衡的边缘终端的击穿电压对于结扩展电荷的依赖。图5示出了单区结终端扩展的击穿电压对于结扩展电荷的依赖。图6-10示出了根据本专利技术的各个实施例的半导体器件的自适应电荷平衡的边缘终端的制备工艺。图11示出了根据本专利技术的各个实施例的方法的流程图。除非特殊说明，本专利技术所涉及的附图不应该理解为按比例绘制。具体实施方式现在将详细地参考本专利技术的各个实施例，其示例示于附图中。虽然本专利技术将结合各种实施例来说明，可以理解，这些各种实施例并非试图将本专利技术限制于这些实施例。与此相反，本专利技术旨在覆盖替换，修改和等同，其可以包括根据权利要求解释的本专利技术的范围内。此外，在本专利技术的以下详细描述中，许多具体细节进行了阐述，以便彻底理解本专利技术。然而，本领域普通技术人员应该明白，本专利技术可以在没有这些具体细节或使用等同物的情况下实施。在其他的实施方案中，公知的方法、过程、部件和电路未被详细描述，以免不必要地混淆本专利技术的各方面。下面详细的描述的一些部分以程序、逻辑块、处理、以及用于制造半导体器件的操作的其他符号表示的措词而呈现。这些描述和表示是数据处理领域的技术人员将他们工作的实质最有效地传达给本领域其他技术人员的手段。在本申请中，程序、逻辑块或类似的，被认为是通向预期结果的步骤和指令的前后一致的顺序。步骤是需要物理量的物理控制的那些。然而，应当牢记的是，所有这些和类似的术语将与适当的物理量联系在一起以及仅仅是应用于这些量的方便的标签。除非特别声明，否则明显的从以下的讨论中，应当理解在本专利技术的至始至终，使用诸如“产生”、“创造”、“形成”、“执行”、“生产”、“沉积”、“蚀刻”、“定义”、“去除”或类似的术语的论述指的是半导体器件制备的工艺和操作。附图是未按比例绘制的，而且仅仅是结构的部分，以及形成这些结构的不同层可以在图中示出。此外，制造工艺和步骤可以随着本文所讨论的工艺和步骤执行。即，在本文示出和描述的操作之前、之间和/或之后可能存在若干工艺操作。重要的是，根据本专利技术的实施例可以连同这些其他的(也许常规的)工艺和操作一起实施，而不显著的扰乱他们。一般来说，根据本专利技术的实施例可以替换和/或补充常规工艺的部分，不会不显著影响外围工艺和操作。如本文所使用的，字母“N”指的是N型掺杂剂以及字母“P”指的是P型掺杂剂。加号“+”或减号“-”分别用来表示相对高或者相对低的掺杂剂的浓度。在本文中术语“沟道”以普遍接受的形式使用。也就是说，电流在FET的沟道中从源极连接移动至漏极连接。沟道由n型或由p型半导体材料制成，相应地，FET被指定为或者n沟道或者p沟道器件。需要注意的是在上下文中论述了n沟道器件的一些数据，特别是n沟道MOSFET。然而，根据本专利技术的实施例并不局限于此。所述数据的描述通过选用p型掺杂剂和材料取代相应的n型掺杂剂和材料可以容易的映射至p沟道器件，反之亦然。图1是根据本专利技术的各个实施例的半导体器件100的自适应电荷平衡的边缘终端区域106的侧面剖视图。根据本实施例，所述自适应电荷平衡的边缘终端区域106包括所述半导体器件100的主P-N结，其连同P型结扩展区域110一起在所述半导体器件100表面被终止。在一实施例中，所述结扩展区域110包括横向上变化的掺杂剂，其中离源金属108越近所述掺杂越强并且离所述源金属108越远所述掺杂强度逐渐降低。在一实施例中，所述结扩展区域110可以包括高掺杂的P场环114，所述P场环114用于形成所述硅和多个场板112之间的欧姆接触。在一实施例中，所述场环114可以实施为经隔离的、狭窄的并且浅的场环114。在一实施例中，所述半导体器件100可以包括N+衬底102、N-掺杂的外延区域104、源金属108以及所述自适应电荷平衡的边缘终端区域106。在一实施例中，所述结扩展区域110被多晶硅和金属场板118终止，其由于常规场板作用(例如，从包括场板和隔离介电质和硅外延区域的MOS本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，包括第一类型掺杂剂；外延层，位于所述衬底上且包括比所述衬底更低浓度的所述第一类型掺杂剂；结扩展区域，位于所述外延层中且包括第二掺杂剂；一组场环，与所述结扩展区域物理接触且包括比所述结扩展区域更高浓度的所述第二类型掺杂剂；边缘终端结构，与所述一组场环物理接触。

【技术特征摘要】
【国外来华专利技术】2012.05.30 US 13/484,1141.一种半导体器件，包括：衬底，包括第一类型掺杂剂；外延层，位于所述衬底上且包括比所述衬底更低浓度的所述第一类型掺杂剂；边缘终端，包括：结扩展区域，位于所述外延层中且包括第二类型掺杂剂；场环，形成于所述结扩展区域中，所述场环包括比所述结扩展区域更高浓度的所述第二类型掺杂剂；场板，形成于所述场环上方并且与所述场环物理接触，所述场板包括金属和多晶硅，所述金属和所述多晶硅都形成于所述结扩展区域上并延伸至所述结扩展区域之外。2.根据权利要求1所述的半导体器件，其中，所述边缘终端进一步包括一组金属场板。3.根据权利要求1所述的半导体器件，其中，所述边缘终端进一步包括一组多晶硅场板。4.根据权利要求1所述的半导体器件，其中，所述结扩展区域包括横向上变化掺杂的所述第二类型掺杂剂。5.根据权利要求1所述的半导体器件，其中，所述场板与所述结扩展区域欧姆接触。6.根据权利要求1所述的半导体器件，其中，所述边缘终端进一步包括设置于所述外延层中的浴缸区域并包括所述第二类型掺杂剂，所述浴缸区域与所述结扩展区域接触。7...

【专利技术属性】
技术研发人员：迪瓦·N·巴达纳亚克，纳维恩·蒂皮勒内尼，
申请(专利权)人：维西埃硅化物公司，
类型：发明
国别省市：美国;US