一种基于陷阱产生机制的半导体器件其制造方法及应用技术

本发明专利技术公开了一种基于陷阱产生机制的半导体器件其制造方法及应用，衬底区上一侧设有电学悬浮掺杂区，另一侧设有漏端掺杂区，电学悬浮掺杂区和漏端掺杂区中间为陷阱层，栅介质绝缘层覆盖在电学悬浮掺杂区和陷阱层之上，其上并设有栅端金属电极层，漏端掺杂区上设有漏端金属电极层，电学悬浮掺杂区和漏端掺杂区分别使用隔离氧化区区与旁边区域隔离，在漏掺杂区的隔离氧化区区另一侧设有衬底电极处，其上为衬底金属电极层。本发明专利技术中的器件结构，和传统的CMOS工艺有很好的兼容性。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种基于陷阱产生机制的半导体器件其制造方法及应用，衬底区上一侧设有电学悬浮掺杂区，另一侧设有漏端掺杂区，电学悬浮掺杂区和漏端掺杂区中间为陷阱层，栅介质绝缘层覆盖在电学悬浮掺杂区和陷阱层之上，其上并设有栅端金属电极层，漏端掺杂区上设有漏端金属电极层，电学悬浮掺杂区和漏端掺杂区分别使用隔离氧化区区与旁边区域隔离，在漏掺杂区的隔离氧化区区另一侧设有衬底电极处，其上为衬底金属电极层。本专利技术中的器件结构，和传统的CMOS工艺有很好的兼容性。【专利说明】一种基于陷阱产生机制的半导体器件其制造方法及应用
本专利技术涉及一种半导体器件，具体地说，涉及一种基于陷阱产生机制的半导体器件其制造方法及应用。
技术介绍
集成电路的发展，对低功耗器件的要求越来越高。传统半导体器件的工作原理基本上以扩散和漂移为主要的载流子传输机制，因此器件的工作电流较大，这也导致了较大的功耗。随着半导体器件的尺寸的越来越小，各种泄漏电流变得越来越大，因此目前在半导体器件低功耗方面的器件研宄领域主要集中在降低器件的动态以及静态泄漏电流方面。 随着需要具有超低功耗的半导体器件的生物芯片以及具有特殊应用的芯片的未来的发展，目前的传统低功耗器件受制于载流子输运机制的限制，因此并不适合在这些领域的应用。超低功耗的器件的主要的实现途径之一即为使得半导体器件具有极低的工作电流。因此，如何使得半导体器件具有极低工作电流问题已经成为了本领域普通技术人员努力的方向。
技术实现思路
为了克服现有技术中存在的缺陷，本专利技术提供一种基于陷阱产生机制的半导体器件其制造方法及应用，可实现极低的输出工作电流，并且对这种超低输出电流进行控制。本器件具有两种导电类型结构:P型衬底时漏端输出电流为电子电流，称为电子导电型办型衬底时漏端输出电流为空穴导电电流，这种类型称为空穴导电型。陷阱层为对衬底表面进行处理形成的一层陷阱密度很大的区域。改变陷阱层中宽度以及陷阱密度可以调节输出电流的大小。 基本工作原理: 栅电压使得沟道为耗尽状态，同时漏端电极上施加反向漏PN结电压，这时陷阱层中的陷阱起到产生中心的作用会产生出新载流子。根据漏区的导电类型，载流子中电子或者空穴流向漏端形成漏极输出电流，该电流最低至10_12安培(PA)级别；同时设置与漏区具有相同导电类型的电学悬浮掺杂区来改变沟道的电子或空穴受到的横向电压差，通过栅电压和漏电压的变化来实现对器件超低电流的控制。其技术方案如下: 一种基于陷阱产生机制的半导体器件，衬底区I上一侧设有电学悬浮掺杂区3，另一侧设有漏端掺杂区4，电学悬浮掺杂区3和漏端掺杂区4中间为陷阱层5，栅介质绝缘层6覆盖在电学悬浮掺杂区3和陷阱层5之上，其上并设有栅端金属电极层7，漏端掺杂区4上设有漏端金属电极层8，电学悬浮掺杂区3和漏端掺杂区4分别使用隔离氧化区2与旁边区域隔离，在漏掺杂区的隔离氧化区2区另一侧设有衬底电极处，其上为衬底金属电极层9。 优选地，所述衬底区I为P型衬底。 优选地，所述衬底区I为N型衬底。 一种基于陷阱产生机制的半导体器件的制造方法，包括以下步骤: 第一步:选取较低掺杂的P型或N型衬底区1，在衬底表面生长一层氧化层，通过光刻确定电学悬浮区、漏区以及场氧隔离区位置，刻蚀掉这些区域上面的氧化层，通过离子注入法或扩散法形成场隔离氧化区2、衬底对应的N型或P型电学悬浮掺杂区3以及漏端掺杂区4 ； 第二步:去除氧化层，重新在整个衬底表面生长一层氧化层；光刻，刻蚀掉沟道上面的氧化层；通过金或者其他硅中深能级杂质对沟道表面进行离子轰击表面处理，形成一层很薄的陷阱层5 ;控制表面处理时的金或者其他深能级杂质的浓度，可有效的改变陷阱层的特性； 第三步:去除氧化层，重新在整个衬底表面生长一层氧化层；通过光刻及刻蚀掉栅氧化层以外的氧化层，形成栅介质绝缘层6 ; 第四步:通过金属淀积工艺，分别形成栅端金属电极层7、漏端金属电极层8和衬底金属电极层9。 一种基于陷阱产生机制的半导体器件的应用方法，包括以下步骤: 步骤1:当栅电压大于阈值电压时，电学悬浮层掺杂区中电压通过反型层的传导变得与漏端电压相同，当栅压重新变小使得沟道为耗尽状态时，陷阱层产生的载流子一般与衬底少子同类型由于沟道两侧受到的电压差近似没有，不能流向漏极，这时无输出电流；因此可通过漏极电压和栅极电压脉冲之间的匹配设置，可获得输出电流的出现和消失的切换； 步骤2:当栅电压大于阈值电压时，电学悬浮层掺杂区中电压通过反型层的传导变得与漏端电压相同，之后当栅压重新变小使得沟道为耗尽状态时，同时降低漏极电压，这时悬浮掺杂区的电压将大于新的漏端电压，陷阱层产生的载流子一般与衬底少子同类型将流向电学悬浮区，这时漏端出现负的输出电流脉冲。 本专利技术的有益效果: 本专利技术通过设置与漏区具有相同导电类型的电学悬浮掺杂区来改变沟道的电子或空穴受到的横向电压差，能够非常有效的对陷阱层中陷阱引发的极低产生电流，实现了对这种极低产生电流输出正脉冲信号、无脉冲信号与负脉冲信号三种状态之间灵活的切换。相比与传统的半导体器件，该器件的最低工作电流可低至10_12a，本专利技术可为具有极低功耗要求的生物芯片以及具有特殊应用的芯片提供的基本的半导体基本单元器件。而且本专利技术中的器件结构，与传统的CMOS工艺有很好的兼容性。。 【专利附图】【附图说明】 图1.P型衬底电子导电型具有电学悬浮区的基于陷阱产生机制的半导体器件结构图； 图2.N型衬底电子导电型具有电学悬浮区的基于陷阱产生机制的半导体器件结构图； 图3.本专利技术中型衬底电子导电型器件的仿真特性曲线。 附图标记说明: 1-衬底区，2-隔离氧化区，3-电学悬浮掺杂区，4-漏端掺杂区，5-陷阱层，6_栅介质绝缘层，7-栅端金属电极层，8-漏端金属电极层，9-衬底金属电极层。 【具体实施方式】 下面结合附图和【具体实施方式】对本专利技术的技术方案作进一步详细地说明。 衬底区I上一侧设有电学悬浮掺杂区3，另一侧设有漏端掺杂区4，电学悬浮掺杂区3和漏端掺杂区4中间为陷讲层5，栅介质绝缘层6覆盖在电学悬浮掺杂区3和陷讲层5之上，其上并设有栅端金属电极层7，漏端掺杂区4上设有漏端金属电极层8，电学悬浮掺杂区3和漏端掺杂区4分别使用隔离氧化区2区与旁边区域隔离，在漏掺杂区的隔离氧化区2另一侧设有衬底电极处，其上为衬底金属电极层9。 如图1所示，所述衬底区I为P型衬底。 如图2所示，所述衬底区I为N型衬底。 一种基于陷阱产生机制的半导体器件的制造方法， 包括以下步骤: 第一步:选取较低掺杂的P型或N型衬底区1，在衬底表面生长一层氧化层，通过光刻确定电学悬浮区、漏区以及场氧隔离区位置，刻蚀掉这些区域上面的氧化层，通过离子注入法或扩散法形成场隔离氧化区2、衬底对应的N型或P型电学悬浮掺杂区3以及漏端掺杂区4 ； 第二步:去除氧化层，重新在整个衬底表面生长一层氧化层；光刻，刻蚀掉沟道上面的氧化层；通过金或者其他硅中深能级杂质对沟道表面进行离子轰击表面处理，形成一层很薄的陷阱层5 ;控制表面处理时的金或者其他深能级杂质的浓度，可有效的改变陷阱层的特性； 第三步:去除氧化层，重新在整个衬底表面生长一层氧本文档来自技高网...

【技术保护点】
一种基于陷阱产生机制的半导体器件，其特征在于，衬底区(1)上一侧设有电学悬浮掺杂区(3)，另一侧设有漏端掺杂区(4)，电学悬浮掺杂区(3)和漏端掺杂区(4)中间为陷阱层(5)，栅介质绝缘层(6)覆盖在电学悬浮掺杂区(3)和陷阱层(5)之上，其上并设有栅端金属电极层(7)，漏端掺杂区(4)上设有漏端金属电极层(8)，电学悬浮掺杂区(3)和漏端掺杂区(4)分别使用隔离氧化区(2)与旁边区域隔离，在漏掺杂区的隔离氧化区(2)区另一侧设有衬底电极处，其上为衬底金属电极层(9)。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈海峰，
申请(专利权)人：西安邮电大学，
类型：发明
国别省市：陕西;61