一种碳化硅半导体装置，具有：沟槽(2)，在形成了半导体层的碳化硅基板的表面被格子状地形成；以及栅电极(1)，在沟槽(2)的内部隔着栅极绝缘膜(8)形成，关于沟槽(2)的深度，沟槽(2)被交叉地形成了的部分相比于沟槽(2)被相互平行地形成了的部分浅。由此，能得到提高栅电极与半导体装置背面的漏电极之间的耐压来防止绝缘破坏，同时栅电极的面积宽，每单位面积的沟道密度高，导通电阻低的碳化硅半导体装置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及，详细而言涉及沟槽栅极型的。
技术介绍
作为高耐压、低损耗并且能够进行高速开关的半导体装置，使用了碳化硅的MOSFET得到广泛使用。特别地，沟槽栅极型碳化娃MOSFET (Metal-Oxide-SemiconducterField-Effect Transistor:金属氧化物半导体场效应晶体管)相比于通常的平面型碳化硅M0SFET，能够大幅提高每单位面积的沟道密度，增大电流量，期待低导通(ON)电阻化。沟槽栅极型碳化硅MOSFET —般在η型半导体基板上形成η型半导体的低缺陷密度的外延层，通过离子注入法形成了 P型半导体层。在表面，通过离子注入法形成与源电极连接的高浓度η+层、与所述P型半导体层连接的高浓度ρ+层，以贯通P型半导体层的方式，形成沟槽。在沟槽中埋入了栅极绝缘膜以及栅电极材料，对栅电极材料进行蚀刻，而形成栅电极。在η型半导体基板的面方向上沟槽交叉了的区域的栅电极材料未完全被埋入，在中央区域附近，形成凹部区域。然后，在通过蚀刻形成栅电极的工序中，针对该凹部区域均等地产生侧蚀刻和垂直蚀刻，侧蚀刻进展至与沟槽交叉了的区域邻接的沟槽内的栅电极材料。其结果，栅电极的面积变小，无法提高每单位面积的沟道密度，无法进行低导通电阻化。另外，由于设成在沟槽栅极型碳化硅MOSFET中埋入了栅电极的构造，所以MOSFET的背面的漏电极与栅电极的距离变短，有时产生绝缘破坏。针对这样的问题，提出了在沟槽的底部，比其他部分更厚地形成绝缘膜(例如S12)，提高栅电极的耐压的构造(例如专利文献I)。另外，提出了在沟槽的底部代替所述S12而形成P型半导体层，如果对栅电极施加了电压，则在沟槽的底部，形成耗尽层，提高耐压的构造(例如专利文献2)。专利文献1:日本特表2007-531246号公报专利文献2:日本特表2007-523487号公报
技术实现思路
在沟槽栅极型碳化娃MOSFET (Metal-Oxide-Semiconducter Field-EffectTransistor:金属氧化物半导体场效应晶体管)中，在沟槽的底部形成S12层或者ρ型半导体层，能够提高栅电极和半导体装置背面的漏电极的绝缘耐压，但同时存在需要进行非常复杂的工序这样的问题。另外，不论是使用了哪一种方法的情况，都存在无法应对栅电极的面积变小所致的导通电阻上升这样的问题。本专利技术是为了解决这样的课题而完成的，其目的在于得到一种能够提高栅电极与半导体装置背面的漏电极之间的耐压来防止绝缘破坏，同时栅电极的面积宽，提高每单位面积的沟道密度，降低导通电阻的碳化硅半导体装置。本专利技术提供一种碳化硅半导体装置，具有:沟槽，在形成了半导体层的碳化硅基板的表面被格子状地形成；以及栅电极，在沟槽的内部隔着绝缘膜形成，其特征在于，关于沟槽的深度，相比于沟槽被相互平行地形成的部分，沟槽被交叉地形成的部分更浅。在本专利技术的碳化硅半导体装置中，沟槽的交叉部分的深度比平行地配置了沟槽的部分更浅地形成。因此，在沟槽的内侧形成了栅电极的情况下，在产生电场最集中的沟槽的交叉部分中，栅电极与半导体装置背面的漏电极的距离变大，所以不会产生绝缘破坏。另夕卜，能够针对埋入于沟槽内的栅电极材料通过各向异性蚀刻在垂直方向上优先地进行蚀亥IJ，不会使栅电极面积变窄，所以能够提高每单位面积的导通电流。【附图说明】图1是本专利技术的实施方式I所涉及的MOSFET的上表面图。图2是本专利技术的实施方式I所涉及的MOSFET的剖面图((a)A-A剖面图、(b)B_B剖面图)。图3是示出本专利技术的实施方式I所涉及的MOSFET的制造工序的剖面图(A_A剖面图)。图4是示出本专利技术的实施方式I所涉及的MOSFET的制造工序的剖面图(B_B剖面图)。图5是示出在本专利技术的实施方式I中使用了的蚀刻的蚀刻深度与沟槽宽度的关系的图。图6是示出在本专利技术的实施方式I中使用了的蚀刻的蚀刻速度比与沟槽的深宽比的关系的图。图7是示出本专利技术的实施方式2所涉及的MOSFET的制造工序的剖面图(B_B剖面图)。图8是示出本专利技术的实施方式3所涉及的MOSFET的制造工序的剖面图(B_B剖面图)。图9是示出本专利技术的实施方式4所涉及的沟槽的形成图案的示意图。符号说明1:栅电极；2:沟槽；3:电气性接触区域；4:n型外延碳化硅层；5:p型碳化硅层；6:n+型碳化硅层；7:p+型碳化硅层；8:栅极绝缘膜；9:绝缘膜；10:源电极；LT:沟槽的交叉部分中的沿着交叉的沟槽的延伸方向的长度；TP:沟槽间距；WT:沟槽的平行部分的沟槽宽度。【具体实施方式】在实施方式的说明以及各图中，附加了相同符号的部分表示相同或者相当的部分。实施方式1.<沟槽栅极型碳化硅MOSFET的构造>使用图1、图2，说明作为本专利技术的实施方式I所涉及的碳化硅半导体装置的沟槽栅极型碳化硅MOSFET的构造。另外，使用图3、图4，说明本专利技术的实施方式I所涉及的沟槽栅极型碳化硅MOSFET的制造工序的概略。图1是本专利技术的实施方式I所涉及的MOSFET的上表面图。另外，图2是本专利技术的实施方式I所涉及的沟槽栅极型碳化硅MOSFET的剖面图，图2(a)是图1的A-A剖面图、图2(b)是图1的B-B剖面图。图3、图4是示出本实施方式所涉及的沟槽栅极型碳化硅MOSFET的制造工序的剖面图，图3示出图1的A-A剖面，图4示出关于B-B剖面的制造工序。关于沟槽栅极型碳化硅M0SFET，在碳化硅半导体基板中按照格子状形成了沟槽2(作为沟槽的一个例子，在图1中用粗的虚线包围纵横各I个的沟槽2而示出)，通过在沟槽2的内部形成栅电极，能够高密度地形成M0SFET。在图1中，最上层形成了源电极10，沟槽2的内部的向栅电极I的信号从电气性接触区域3集中输入。图2 (a)、(b)分别示出将图1的沟槽横切的A-A剖面、沿着沟槽的B-B剖面的剖面图。另外，图3、图4示出沟槽栅极型碳化硅MOSFET的制造工序(图3示出作为MOSFET的剖面的图1的A-A剖面，图4示出作为沿着沟槽的部分的剖面的图1的B-B剖面)。关于沟槽栅极型碳化硅M0SFET，在η型的碳化硅基板(未图示)上形成低缺陷密度的η型外延碳化硅层4，接着通过离子注入法形成ρ型碳化硅层5。进而，在其表面使用离子注入法，形成向源电极连接的高浓度的η+型碳化硅层6和成为与ρ型碳化硅层5连接的连接部的高浓度的P+型碳化硅层7 (图3 (a)、图4 (a))。η+型碳化硅层6和ρ+型碳化硅层7被形成于同一层，以使ρ+型碳化硅层7成为岛状的方式，使用掩模来控制离子掺杂物的注入。在该基板表面格子状地形成沟槽。沟槽2被形成为贯通η+型碳化硅层6和ρ型碳化娃层5 (图3 (b)、图4 (b))。接下来，在基板表面和沟槽2的内壁面中，形成由S12构成的栅极绝缘膜8 (图3(c)、图4 (c))，进而将成为栅电极I的多晶硅埋入于沟槽2 (图3 (d)、图4 (d))，对多晶硅进行蚀刻而形成栅电极1(图3(e)、图4(e))。最后如图2所示(在图3、图4中未示出)，在栅电极I上制作绝缘膜9并进行构图，之后，形成源电极10。〈沟槽的形成〉沟槽2是通过使用沟槽形成用的掩模对碳化硅层进行干蚀刻而形成的。干蚀刻使用通常的方法，通过四氟化碳(CF4)/氧气(O2)本文档来自技高网...
【技术保护点】
一种碳化硅半导体装置，具有：沟槽，在形成了半导体层的碳化硅基板的表面被格子状地形成；以及栅电极，在所述沟槽的内部隔着绝缘膜形成，该碳化硅半导体装置的特征在于，关于所述沟槽的深度，所述沟槽被交叉地形成了的部分相比于所述沟槽被相互平行地形成了的部分浅。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：藤原伸夫，香川泰宏，田中梨菜，福井裕，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP
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