半导体器件制造技术

一种半导体器件，包括：数据总线转位DBI判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；输出控制单元，适用于在DBI操作模式中产生布置控制信号，用于判定的时间的延迟量被反映在所述布置控制信号中；数据同步单元，适用于：在DBI操作模式中，将读取数据与布置控制信号同步，并且输出同步的读取数据和同步的读取数据的反相信号；以及数据输出单元，适用于：在DBI操作模式中，响应于DBI判定信号、布置控制信号和输出控制信号而选择性地将同步的读取数据和同步的读取数据的反相信号输出至外部。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求2013年9月9日提交的申请号为10-2013-0107847的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种用于支持数据总线反相操作模式的半导体器件。
技术介绍
包括动态随机存取存储器(DRAM)的半导体器件可以支持数据总线反相(DBI)操作模式，以减少在数据传输中产生的电流消耗。 例如，在DBI操作模式中，当数据中具有逻辑低电平的比特数目大于具有逻辑高电平的比特数目时，半导体器件将数据反相并且传送。这是因为在用于数据传输的传输线被端接至源电压VDDQ时，用于传输具有逻辑低电平的比特的电流消耗量大于用于传输具有逻辑高电平的比特的电流消耗量。 数据反相使得在数据经由传输线传送时具有逻辑低电平的比特数目小于数据的总比特数目的一半。 半导体器件可以适用于将命令和数据延迟在判定DBI时引起的延迟时间。命令和数据的这种延迟通过补偿在DBI操作模式中的数据传输时序来保证半导体器件的操作可靠性。
技术实现思路
本专利技术的各种实施例涉及一种可以将用于支持DBI操作模式的电路区域和电流消耗最小化的半导体器件。 根据本专利技术的一个实施例，一种半导体器件可以包括:数据总线转位(DBI)判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；输出控制单元,适用于在DBI操作模式中产生布置控制信号(arrangementcontrol signal)，用于判定的时间的延迟量被反映在所述布置控制信号中；数据同步单元，适用于:在DBI操作模式中将读取数据与布置控制信号同步，并且输出同步的读取数据和同步的读取数据的反相信号；以及数据输出单元，适用于:在DBI操作模式中，响应于DBI判定信号、布置控制信号和输出控制信号而选择性地将同步的读取数据和同步的读取数据的反相信号输出。 根据本专利技术的一个实施例，一种半导体器件可以包括:命令控制单元，适用于基于读取命令来产生第一布置控制信号和输出控制信号；数据总线转位(DBI)判定单元，适用于:基于第一读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；DBI复制延迟单元，适用于通过将第一布置控制信号延迟用于判定的时间的量来产生第二布置控制信号；命令选择单兀，适用于:响应于DBI模式信号而选择第一布置控制信号和第二布置控制信号中的一个，并且将选中的一个信号作为第三布置控制信号输出；数据同步单元，适用于:响应于DBI模式信号而将第一读取数据与第二布置控制信号同步，并且将同步的数据作为第二读取数据和反相的第二读取数据输出；数据选择单元，适用于:响应于DBI判定信号和DBI模式信号而选择性地将第一读取数据、第二读取数据和反相的第二读取数据中的一个输出；以及数据布置单元，适用于:响应于第三布置控制信号而布置从数据选择单元中输出的选中的读取数据，并且响应于输出控制信号而将布置的读取数据输出至外部。 根据本专利技术的一个实施例，一种半导体器件可以包括:数据总线转位(DBI)判定单元，适用于基于多个第一数据来判断是否将要传送的数据的比特反相；输出控制单元，适用于:响应于DBI模式信号而将第一布置控制信号和第二布置控制信号中的一个作为第三布置控制信号输出，所述第二布置控制信号通过将第一布置控制信号延迟用于判断是否将要传送的数据的比特反相的时间的量来产生；数据同步单元，适用于:响应于DBI模式信号而将多个第一数据与第二布置控制信号同步，并且输出同步的数据；数据选择单元，适用于:响应于从DBI判定单元中输出的DBI判定信号，而将多个第一数据、从数据同步单元输出的多个第二数据、和从多个第二数据反相的多个第三数据中的一种输出；以及数据布置单元，适用于:响应于第三布置控制信号而布置从数据选择单元输出的多个第四数据，并且响应于输出控制信号而将布置的多个第四数据输出至外部。 根据本专利技术的实施例，用于DBI操作模式的电路区域可以被最小化，并且用于DBI操作模式的电流消耗也可以被最小化。 【附图说明】 图1是说明根据比较性实例的半导体器件的框图。 图2是说明根据本专利技术的一个实施例的半导体器件的框图。 图3是图2中所示的数据同步单元的详细示图。 图4是图2中所示的数据选择单元的详细示图。 【具体实施方式】 下面将参照附图更详细地描述各种实施例。然而，本专利技术可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。附图并非按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征会对比例做夸大处理。在本公开中，相同的附图标记直接对应于在本专利技术的不同附图和实施例中相似的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。 图1是说明根据比较性实例的半导体器件的框图。 图1示出如下的半导体器件作为一个实例，在8比特数据经由8个数据焊盘DQO至DQ7 (未示出)同时输入/输出的X8模式中，数据经由一个数据焊盘DQ被顺序输出8次(即，数据的突发长度为8)。在具有突发长度为8的半导体器件中，响应于读取命令，每个数据焊盘输出8次(即，8比特)，并且总共64比特的数据经由8个数据焊盘DQO至DQ7从单兀阵列输出。 参见图1，半导体器件100包括:命令控制单元110、输出控制单元120、DBI判定单元130、第二 DBI复制延迟单元140和数据输出单元150。 作为一个实例，图1示出了与经由焊盘DQO输出的一个比特第一读取数据DATA_ΙΝ〈0>相对应的第二 DBI复制延迟单元140和数据输出单元150。 命令控制单元110基于命令以及时钟CK和CKB来产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_0UT，所述命令包括与读取命令(未示出)相关的芯片选择信号(CS)、行地址选通信号(RAS)和列地址选通信号(CAS)。这里，时钟CKB可以是时钟CK的互补时钟。例如，命令控制单元110基于命令CS、RAS和CAS来产生读取命令，并且基于读取命令在预定的时间点产生第一布置控制信号PIPE_IN_PRE和输出控制信号PIPE_0UT。 输出控制单元120包括第一 DBI复制延迟单元122和命令选择单元124。 第一 DBI复制延迟单元122通过将第一布置控制信号PIPE_IN_PRE延迟用于DBI判定单元判断是否将要传送的数据的比特反相的时间(在下文中，被称作为“DBI判定时间”)的量，来产生第二布置控制信号PIPE_IN_D。 命令选择单元124响应于DBI模式信号DBI_ENABLE而将第一布置控制信号PIPE_IN_PRE和第二布置控制信号PIPE_IN_D中的一个作为第三布置控制信号PIPE_IN输出。例如，命令选择单元124包括多路复用器。 DBI判定单元130基于第一读取数据至第64读取数据DATA_IN〈0:63>来判断是否将要传送的数本文档来自技高网...

【技术保护点】
一种半导体器件，包括：数据总线转位DBI判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号；输出控制单元，适用于在DBI操作模式中产生布置控制信号，用于所述判定的时间的延迟量被反映在所述布置控制信号中；数据同步单元，适用于：在所述DBI操作模式中，将所述读取数据与所述布置控制信号同步，并且输出同步的读取数据和所述同步的读取数据的反相信号；以及数据输出单元，适用于：在所述DBI操作模式中，响应于所述DBI判定信号、所述布置控制信号和输出控制信号而选择性地将所述同步的读取数据和所述同步的读取数据的反相信号输出至外部。

【技术特征摘要】
2013.09.09 KR 10-2013-01078471.一种半导体器件,包括: 数据总线转位DBI判定单元，适用于基于读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号； 输出控制单元，适用于在DBI操作模式中产生布置控制信号，用于所述判定的时间的延迟量被反映在所述布置控制信号中； 数据同步单元，适用于:在所述DBI操作模式中，将所述读取数据与所述布置控制信号同步，并且输出同步的读取数据和所述同步的读取数据的反相信号；以及 数据输出单元，适用于:在所述DBI操作模式中，响应于所述DBI判定信号、所述布置控制信号和输出控制信号而选择性地将所述同步的读取数据和所述同步的读取数据的反相信号输出至外部。2.如权利要求1所述的半导体器件，其中，所述数据同步单元包括: 数据锁存单元，适用于:在所述DBI操作模式中，响应于所述布置控制信号而锁存所述读取数据，并且将所述同步的读取数据和所述同步的读取数据的反相信号输出。3.如权利要求1所述的半导体器件，还包括命令控制单元，所述命令控制单元适用于基于读取命令和时钟来产生预布置控制信号和所述输出控制信号。4.如权利要求3所述的半导体器件，其中，所述数据锁存单元包括: DBI复制延迟单元，适用于:在所述DBI操作模式中，通过将所述预布置控制信号延迟用于所述判定的时间的所述延迟量来产生所述布置控制信号。5.如权利要求2所述的半导体器件，其中，所述数据锁存单元包括: 传输门，适用于响应于所述布置控制信号而传送所述读取数据；以及 反相器锁存器，适用于:锁存传送的读取数据，并且将锁存的读取数据作为所述同步的读取数据来输出。6.一种半导体器件，包括: 命令控制单元，适用于基于读取命令来产生第一布置控制信号和输出控制信号；数据总线转位DBI判定单元，适用于:基于第一读取数据来判断是否执行DBI操作模式，并且产生与判定的结果相对应的DBI判定信号； DBI复制延迟单元，适用于通过将所述第一布置控制信号延迟用于所述判定的时间的量来产生第二布置控制信号； 命令选择单兀，适用于:响应于DBI模式信号而选择所述第一布置控制信号和所述第二布置控制信号中的一个，并且将选中的一个作为第三布置控制信号输出； 数据同步单元，适用于:响应于所述DBI模式信号而将所述第一读取数据与所述第二布置控制信号同步，并且将同步的数据作为第二读取数据和反相的第二读取数据输出；数据...

【专利技术属性】
技术研发人员：具岐峰，李惠英，玉成华，刘洗珍，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR