包括多层栅极的半导体器件、电子器件及其形成方法技术

本发明专利技术公开一种包括多层栅极的半导体器件、电子器件及其形成方法，该半导体器件形成为具有不同功函数的多个层的叠层结构。

【技术实现步骤摘要】

本专利技术涉及半导体器件，更具体地说涉及层叠有多层(例如三层)功函数不同的材料的半导体器件。
技术介绍
通过在硅晶片中的预定区域中掺杂或沉积新材料来设计用于预定用途的半导体器件。半导体存储器件包括用于实现预定用途的多种元件，例如晶体管、电容器、电阻器等。各个元件经由导电层互连，以便在它们之间传输数据或信号。 随着半导体器件的制造技术的发展，已经对通过提高半导体器件的集成度而在单个晶片上形成更多芯片的方法进行了深入研究。为了提高半导体器件的集成度，器件的设计规则所要求的最小特征尺寸变小。 例如，位线和栅极之间的距离与集成度的提高量成比例地逐渐减小。然而，结果，位线和栅极之间的寄生电容也增大。为了避免上述问题，最近提出并开发了将栅极埋入半导体基板中的埋入式栅极结构。
技术实现思路
本专利技术涉及包括多层栅极(多层式栅极)的半导体器件、包括该半导体器件的电子器件、以及形成该半导体器件的方法。 本专利技术涉及能够减小栅极引发漏极漏电流(GIDL)并增大晶体管的临界电压的半导体器件。 根据实施例的一个方面，一种具有多层栅极的半导体器件包括:栅极绝缘膜；以及栅极，其形成在所述栅极绝缘膜上，其中，所述栅极包括:临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数；电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。 根据实施例的另一个方面，一种具有多层栅极的半导体器件包括:栅极绝缘膜；以及栅极，其形成在所述栅极绝缘膜上，其中，所述栅极包括=P+多晶硅层，其形成在所述栅极绝缘膜上；硅化钴(CoSi2)层，其不仅形成在所述P+多晶硅层上而且形成在所述栅极绝缘膜上；以及N+多晶硅层，其不仅形成在所述硅化钴(CoSi2)层上而且形成在所述栅极绝缘膜上。 根据实施例的另一个方面，一种形成半导体器件的方法包括:形成器件隔离膜，所述器件隔离膜构造成限定有源区；通过蚀刻所述有源区而形成沟槽；形成埋入所述沟槽中的第一导电层；将所述第一导电层的上部转化成娃化物层，由此形成第二导电层；在所述第二导电层上形成第三导电层；以及在所述第三导电层上形成密封层，以填充所述沟槽。 根据实施例的另一个方面，一种电子器件包括:存储器件，其构造成响应数据输入/输出(I/O)控制信号来存储数据和读出已存储的数据；以及存储器控制器，其构造成生成所述数据I/o控制信号并且控制所述存储器件的数据I/O操作，其中，所述存储器件包括:栅极绝缘膜；以及栅极，其形成在所述栅极绝缘膜上，其中，所述栅极包括:临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数；电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。 通过参考以下描述、附图和所附权利要求书，本专利技术的这些和其它特征、方面以及优点将变得更容易理解。应该注意的是，本专利技术不限于本文所描述的具体实施例。本文给出的这些实施例只是出于示例的目的。对相关领域的技术人员而言，额外的实施例将是显而易见的。应该理解的是，实施例的以上概括性描述和以下详细描述都是为了进一步解释要求保护的本专利技术。 【附图说明】 图1是示出根据实施例的半导体器件的栅极结构的剖视图。 图2A至图2F是示出用于形成图1所示的栅极结构的方法的剖视图。 图3A和图3B示出在根据实施例的半导体器件中使用的有源区的形状。 图4是示出根据另一个实施例的半导体器件的剖视图。 图5是示出根据实施例的存储器件的框图。 图6是示出包括根据实施例的存储器件的电子器件的框图。 图7A和图7B示出图6所示的存储器件的多种实例。 图8是示出根据另一个实施例的存储系统的框图。 图9是示出根据另一个实施例的电子器件的框图。 图10是示出根据另一个实施例的电子器件的框图。 【具体实施方式】 现在详细描述一些实施例，附图中示出了这些实施例的实例。在附图中将尽量使用相同的附图标记表示相同或相似的部分。在以下描述中，当本文中包括的某些已知构造或功能有可能导致主题不明确时，将省略对这些已知构造或功能的详细描述。 图1是示出根据实施例的半导体器件的栅极结构的剖视图。图1是示出沿着单元(cell，又称为晶胞)区域中的有源区的长轴截取的半导体器件的剖视图。 参考图1，在半导体基板100上形成由器件隔离膜120限定的有源区110。在有源区110中形成预定深度的沟槽130。尽管图1的剖视图中未示出，沟槽130沿着与器件隔离膜120交叉的线延伸。在沟槽130的内表面上形成栅极绝缘膜140，栅极150被埋入沟槽130中并形成在栅极绝缘膜140上。 根据实施例的栅极150包括多层(例如三层)功函数不同的材料的叠层结构。结果，可以减小GIDL并可以增大晶体管的临界电压(Vt)。 例如，栅极150包括临界电压增大层152、电阻减小层154和漏电流阻止层156。临界电压增大层152形成在栅极150的最低水平处，即沟槽130的底部。临界电压增大层152由特别选择的材料形成，从而使沟道区与临界电压增大层152之间存在大的功函数差异，因而使晶体管的临界电压(Vt)增大。电阻减小层154形成在临界电压增大层152上并获得栅极150的电阻。漏电流阻止层156形成在电阻减小层154上并在竖向上与接面(junct1n，又称为结)区域160重叠。漏电流阻止层156由特别选择的材料形成，从而使接面区域160与漏电流阻止层156的材料之间存在小的功函数差异，因而使GIDL减小。 在实施例中，临界电压增大层152可以包括功函数比电阻减小层154的功函数高的材料。在实施例中，临界电压增大层152是P+多晶硅层。电阻减小层154可以包括金属硅化物。在实施例中，电阻减小层154是硅化钴(CoSi2)层。漏电流阻止层156包括功函数比电阻减小层154的功函数低的材料。在实施例中，漏电流阻止层156是N+多晶硅层。在另一个实施例中，临界电压增大层152由功函数比电阻减小层154的功函数高的导电层(例如金属层)形成，漏电流阻止层156由功函数比电阻减小层154的功函数低的导电层(例如金属层)形成。 将临界电压增大层152、电阻减小层154和漏电流阻止层156层叠起来以形成栅极150。栅极150形成为与栅极绝缘膜140接触。漏电流阻止层156设置成在竖直轴线上与接面区域(即，存储节点接面区域)160部分地重叠。临界电压增大层152和电阻减小层154设置在接面区域160下方，因而它们在竖直轴线上不与接面区域160重叠。可以向临界电压增大层152、电阻减小层154和漏电流阻止层156施加相同的栅极电压。 在实施例中，半导体器件的包括栅极150在内的特定区域形成鳍形结构，其中，有源区110比器件隔离膜120凸出得更多。临界电压增大层152覆盖有源区110的从沟槽130露出的底部和下部侧面。 在栅极150上方形成用于密封沟槽130的密封膜170，以将栅极150隔本文档来自技高网...

【技术保护点】
一种包括多层栅极的半导体器件，所述半导体器件包括：栅极绝缘膜；以及栅极，其形成在所述栅极绝缘膜上，其中，所述栅极包括：临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数；电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。

【技术特征摘要】
2013.07.24 KR 10-2013-00871381.一种包括多层栅极的半导体器件，所述半导体器件包括: 栅极绝缘膜；以及 栅极，其形成在所述栅极绝缘膜上， 其中，所述栅极包括: 临界电压增大层，其形成在所述栅极绝缘膜上方，所述临界电压增大层具有第一功函数； 电阻减小层，其形成在所述栅极绝缘膜上方并具有第二功函数，所述第二功函数比所述第一功函数低；以及 漏电流阻止层，其形成在所述栅极绝缘膜上方并具有第三功函数，所述第三功函数比所述第二功函数低。2.根据权利要求1所述的半导体器件，还包括: 沟槽，其形成在有源区中并具有深度， 其中，所述栅极形成在所述沟槽的下部，从而被埋入所述有源区中。3.根据权利要求2所述的半导体器件，其中， 所述临界电压增大层形成在所述栅极绝缘层上，所述电阻减小层形成在所述临界电压增大层上，所述漏电流阻止层形成在所述电阻减小层上，并且所形成的所述栅极设置为完全处于所述沟槽中。4.根据权利要求1所述的半导体器件，其中， 所述漏电流阻止层在竖向上与存储节点接面区域重叠。5.根据权利要求1所述的半导体器件，还包括: 有源柱体，其从有源区中的半导体基板竖直地突出， 其中，所述栅极设置在所述有源区的所述有源柱体之间。6.根据权利要求5所述的半导体器件，还包括: 栅极触点，其与所述...

【专利技术属性】
技术研发人员：金承焕，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR