一种非易失性高密度三维半导体存储器件制造技术

本实用新型专利技术公开了一种非易失性高密度三维半导体存储器件，包括由多个垂直方向的三维NAND存储串构成的存储串阵列；每个三维NAND存储串包括半导体区域以及围绕半导体区域的四层包裹结构；半导体区域包括沟道以及分别与沟道两端连接的源极和漏极；源极与漏极串联连接；沟道为方柱形结构；四层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极；阻隔电介质层在不同的方向具有不同的厚度，依次为d1、d2、d3、d4，并满足关系式d1<d2<d3<d4。本实用新型专利技术中同一个存储单元中的阻隔电介质有不一致的厚度，而阻隔电介质厚度不同的区域，写入电压不同，存储电荷量随写电压增大而增大或减小，一个存储单元至少能存两位数据。

【技术实现步骤摘要】
一种非易失性高密度三维半导体存储器件
本技术属于微电子器件
，更具体地，涉及一种非易失性高密度三维 半导体存储器件。
技术介绍
虽然20nm(或者更小）多晶硅浮栅非易失性存储阵列有着完善的制造技术，要将 平面存储阵列的特征尺寸再减小会变得非常困难。进一步的尺寸减小将会出现临近单元的 相互串扰、浮栅存储电子数目过少等问题。为了继续提高存储密度，发展出了三维垂直堆叠 存储器件。 三维垂直NAND(notand，非并）存储串在2001年被首次公开（NovelUltraHigh DensityMemorywithaStacked-SurroundingGateTransistor(S-SGT)Structured Cell,IEDMProc. (2001)33-36)。但是，这种NAND存储串每个单元只能存储一位数据。多 值存储是实现存储器的容量扩充的有效方式之一。
技术实现思路
针对现有技术的缺陷，本技术的目的在于提供一种非易失性高密度三维半导 体存储器件，旨在实现非易失性三维半导体存储器的多值存储，并大幅度提高三维半导体 存储器件的存储密度。 本技术提供了一种非易失性高密度三维半导体存储器件，包括由多个位于垂 直方向的三维NAND存储串构成的存储串阵列；每个三维NAND存储串包括半导体区域，以 及围绕所述半导体区域的四层包裹结构；所述半导体区域包括沟道以及分别与所述沟道 两端连接的源极和漏极；所述源极与所述漏极串联连接；所述沟道为方柱形结构；所述四 层包裹结构从里到外依次为隧穿电介质层、电荷存储层、阻隔电介质层以及控制栅电极； 所述阻隔电介质层在不同的方向具有不同的厚度，依次为dl、d2、d3、d4,并满足关系式 dl〈d2〈d3〈d4。 其中，所述阻隔电介质层的厚度dl、d2、d3、d4满足关系式4*dl= 3*d2 = 2*d3 = d4 或dl+15nm=d2+10nm=d3+5nm=d4。 其中，dl厚度取值为5nm_20nm。 其中，工作时，通过在控制栅电极施加正电压，使电子从半导体沟道通过隧道电介 质层进入浮栅实现写入操作；通过在源极施加正电压，利用隧穿电介质层和沟道区之间的 隧道效应，将注入到浮栅的电荷吸引到沟道实现擦除操作。 其中，所述电荷存储层的材料为纳米晶材料。 其中，所述隧穿电介质层的厚度为5nm-20nm。 通过本技术所构思的以上技术方案，与现有技术相比，由于其在现有的三维 半导体器件结构的基础上做出器件结构改变，能够实现多值存储并且与现有三维半导体器 件工艺相匹配。 【附图说明】 图1是本技术提供的非易失性三维半导体存储器的结构示意图； 图2是本技术提供的非易失性三维NAND存储串结构的俯视图图； 图3是本技术提供的非易失性三维NAND存储串的制备步骤一中多层膜的结 构不意图，图为剖面图； 图4是本技术提供的非易失性三维NAND存储串的制备步骤一中形成第一通 孔80的结构示意图，图为剖面图； 图5是本技术提供的非易失性三维NAND存储串的制备步骤一中形成第一通 孔80的结构7]^意图，图为俯视图； 图6是本技术提供的非易失性三维NAND存储串的制备步骤二中形成第二通 孔81的结构示意图，图为剖面图； 图7是本技术提供的非易失性三维NAND存储串的制备步骤二中形成第二通 孔81的结构7]^意图，图为俯视图； 图8是本技术提供的非易失性三维NAND存储串的制备步骤三中在第二通孔 81中堆叠膜结构的结构示意图，图为剖面图； 图9是本技术提供的非易失性三维NAND存储串的制备步骤三中形成第三通 孔82的结构7]^意图，图为俯视图； 图10是本技术提供的非易失性三维NAND存储串的制备步骤三中形成第三通 孔82的结构示意图，图为剖面图； 图11是本技术提供的非易失性三维NAND存储串的制备步骤四中形成隧穿电 介质层11的结构示意图，图为俯视图； 图12是本技术提供的非易失性三维NAND存储串的制备步骤四中形成隧穿电 介质层11的结构示意图，图为剖面图； 图13是本技术提供的非易失性三维NAND存储串的制备步骤五和六中形成半 导体区域1及上电极122的结构示意图，图为剖面图； 其中，1为半导体区域；121为控制栅电极；122为绝缘层；7为阻隔电介质层；9为 电荷存储层；11为隧穿电介质层；201为下电极；202为上电极；100为衬底；120为堆叠结 构。 【具体实施方式】 为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施 例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释 本技术，并不用于限定本技术。 针对现有技术的缺陷，本技术的目的在于提供一种三维NAND存储串，其中一 个存储单元能够存储至少两位数据。 通过改变制备工艺在形成栅电极与浮置栅极之间的阻隔电介质层时，使得同一个 存储单元的阻隔电介质层存在不同厚度dl、d2、d3、d4,并且电荷存储层采用可以固定存储 电荷的浮栅介质（例如金属纳米晶）。从而在不同栅极电压下，可以有相应程度的电荷隧穿 及不同的浮栅电荷存储量，这样就可以形成两位以上的数据的存储，即实现多值存储。 本技术提供了一种三维NAND存储串，能够在一个存储单元中存储至少两位 数据，提高存储密度。 NAND存储串中的基本存储单元的结构：中间是半导体区域，半导体区域包含源 区、沟道区和漏区，其中沟道区两端分别与源区、漏区相连，源区和漏区串联；围绕中间半导 体区域包裹着四层结构，从里到外依次是，隧穿电介质层、电荷存储层（浮栅）、阻隔电介质 层以及控制栅电极。 隧穿电介质层很薄，电子可以通过隧穿效应通过隧道电介质层。写入方法是，在控 制栅加正电压，使电子从半导体沟道通过隧道电介质层进入浮栅。擦除方法是，在源极加正 电压，利用隧穿电介质层和沟道区之间的隧道效应，将注入到浮栅的电荷吸引到沟道。写入 时，对于厚度不同的阻隔电介质层，需要控制栅加不同的正电压，所加正电压与阻隔电介质 层的厚度成正比。浮栅分散的金属纳米点或者半导体纳米颗粒结构，电荷隧穿到浮栅中后 会被限制在电荷存储层中，电荷存储层采用纳米晶等材料从而使得电荷不会在其内部发生 移动。因此，对应不同厚度的阻隔电介质层，只有加上对应的隧穿电压值后，对应的浮栅中 才会有电荷的存储。 在本技术中，一个三维NAND存储串200包括一个至少一端垂直延伸至衬底 100上平面。在本技术中，如图1所示源/漏电极包括一个在半导体区域1之下的下电 极102和在半导体区域1之上的上电极202。 半导体区域1包含了该NAND存储串上每个存储单元的源极、漏极及沟道，不同单 元的源漏串联。半导体区域1采用半导体沉积技术沉积，主要采用硅、锗、锗化硅等半导体 材料。 绝缘层122可以包括使用任何电学绝缘材料，譬如氧化硅、氮化硅、氮氧化硅，或 者其它high-k绝缘材料。 如图1所示，一个三维NAND串包括多个控制栅电极121，不同器本文档来自技高网...

【技术保护点】
一种非易失性高密度三维半导体存储器件，包括由多个位于垂直方向的三维NAND存储串构成的存储串阵列；其特征在于，每个三维NAND存储串包括半导体区域，以及围绕所述半导体区域的四层包裹结构；所述半导体区域包括沟道以及分别与所述沟道两端连接的源极和漏极；所述源极与所述漏极串联连接；所述沟道为方柱形结构；所述四层包裹结构从里到外依次为隧穿电介质层(11)、电荷存储层(9)、阻隔电介质层(7)以及控制栅电极(121)；所述阻隔电介质层(7)在不同的方向具有不同的厚度，依次为d1、d2、d3、d4，并满足关系式d1<d2<d3<d4。

【技术特征摘要】
1. 一种非易失性高密度三维半导体存储器件，包括由多个位于垂直方向的三维NAND 存储串构成的存储串阵列；其特征在于，每个三维NAND存储串包括半导体区域，以及围绕 所述半导体区域的四层包裹结构； 所述半导体区域包括沟道以及分别与所述沟道两端连接的源极和漏极；所述源极与所 述漏极串联连接；所述沟道为方柱形结构； 所述四层包裹结构从里到外依次为隧穿电介质层（11)、电荷存储层（9)、阻隔电介质 层（7)以及控制栅电极（121);所述阻隔电介质层（7)在不同的方向具有不同的厚度，依次 为 dl、d2、d3、d4,并满足关系式 dl〈d2〈d3〈d4。2. 如权利要求1所述的非易失性高密度三维半导体存储器件，其特征在于，所述阻隔 电介质层（7)的厚度dl、d2、d3、d4满足关系式4*dl = 3*...

【专利技术属性】
技术研发人员：缪向水，钟应鹏，童浩，
申请(专利权)人：华中科技大学，
类型：新型
国别省市：湖北;42