分裂栅存储器单元结构的方法及结构技术

本发明专利技术涉及分裂栅存储器单元结构的方法及结构。一种使用衬底(12)形成分裂栅存储器单元结构(10)的方法包括形成包括选择栅(16)的栅叠层和覆盖了所述选择栅的介电部分(18)。电荷存储层(20)在所述衬底上包括在所述栅叠层上形成。所述导电材料的第一侧壁间隔物(26)沿着延伸过所述选择栅的顶部的所述栅叠层的第一侧壁形成。所述介电材料的第二侧壁间隔物沿着所述第一侧壁间隔物上的所述第一侧壁形成。所述第一侧壁间隔物的一部分通过将所述第二侧壁间隔物用作据此硅化物(46)不延伸到所述电荷存储层的掩膜形成。

【技术实现步骤摘要】
分裂栅存储器单元结构的方法及结构
本公开通常涉及半导体结构，更具体地说，涉及分裂栅存储器单元结构。
技术介绍
包括了选择栅和控制栅两者的分裂栅存储器单元结构通常被用作非易失性存储器阵列中的位单元存储器件。在这样的阵列中使用用于位单元的单独选择栅允许在位单元的编程和读取期间改进隔离并降低位单元干扰。在分裂栅存储器单元中，选择栅和控制栅之间的间隙区域是电压击穿的薄弱点。在非易失性存储器单元操作期间，该区域经受反复的高擦除电压。 【附图说明】 本专利技术通过举例的方式被图示并且不受限于附图，在附图中相同的参考符号表示相同的元素。附图中的元素被图示是为了简便以及清晰，并且不一定按比例绘制。 图1图示了根据一个实施例在处理的阶段的半导体器件。 图2图示了根据一个实施例在处理的后续阶段的图1的半导体器件。 图3图示了根据一个实施例在处理的后续阶段的图2的半导体器件。 图4图示了根据一个实施例在处理的后续阶段的图3的半导体器件。 图5图示了根据一个实施例在处理的后续阶段的图4的半导体器件。 图6图示了根据一个实施例在处理的后续阶段的图5的半导体器件。 图7图示了根据一个实施例在处理的后续阶段的图6的半导体器件。 【具体实施方式】 在此公开的方法和半导体器件的实施例提供了用于存储器器件的分裂栅存储器单元，该分裂栅存储器单元通过增加来自选择栅侧壁的控制栅上的硅化物之间的间距以及增加控制栅上的硅化物和源极区域的硅化物之间的间距解决了选择栅和控制栅之间的间隙中的电压击穿问题。这些增加的间距有助于阻止分裂栅存储器单元中的电压击穿。 图1示出了半导体器件10，例如在制作的中间阶段期间的分裂栅极存储器单元的实施例的截面图，其中选择栅结构包括栅介电层14、选择栅层16和形成于衬底12上的层内的介电层18。介电层18具有不同于选择栅16和电荷存储层20的蚀刻选择性并且可以是氮化娃、氮氧化娃或其它合适的材料。电荷存储层20形成于选择栅结构和衬底12的暴露部分上。电荷存储层20可以具有任何合适的结构，例如，连续电荷存储层，诸如浮栅，或包括了纳米晶体或硅氮化物的离散存储层。在所图示的实施例中，电荷存储层20包括在介电材料24中的纳米晶体22。在替代实施例中，电荷存储层20可以包括单一氮化层、阱氧化层或可以包括一叠不同层。控制栅26形成于与选择栅16相邻的电荷存储层20的一部分上。 在此描述的半导体衬底12可以是任何半导体材料或材料的组合，诸如砷化镓、硅锗、硅晶绝缘体(SOI)、硅、单晶硅等等，以及上面的组合。半导体衬底12也可被称为半导体层。栅介电层14位于衬底12上。选择栅层16形成于栅介电层14上。介电层18形成于选择栅层16上。介电层18可以是抗反射涂(ARC)层，并且可以例如包括氮化物。在一个实施例中，介电层18可以包括多个介电层。在一个实施例中，介电层18的总厚度的范围是20-40纳米。栅介电层14可以是任何合适的栅介电层，例如，栅氧化层。选择栅层16是导电层并且可以例如是多晶硅。替代地，选择栅层16也可以是金属、氮化钛、或者材料的组合。在一个实施例中，栅介电材料层形成于衬底12上,选择栅介电材料层形成于栅介电材料层上，以及介电材料层可以形成于栅介电材料层上。这些层然后可以被图案化以形成栅叠层，其包括介电层18和选择栅层16，其中介电层18的底面处于选择栅层16的顶面上。因此可以使用一个或多个干蚀刻步骤来形成栅叠层，诸如抗反射涂层(其可以是介电层18)的贯穿蚀刻和蚀刻了选择栅层16的材料(例如，碳氟化物，在选择栅层16是多晶硅的情况下)的主蚀刻。蚀刻化学还可以包括氧化剂。氧化剂可以例如包括氧气(O2)或氦氧化物(HeO2)。注意，选择栅层16也可以被称为选择栅结构、选择栅、或选择栅电极。 电荷存储层20可以通过在衬底12的暴露部分以及沿着选择栅结构的侧壁生长氧化物被形成。在一个实施例中，氧化物被生长到大约4-10纳米的厚度。在形成氧化物之后，纳米晶体22和包围了纳米晶体22的绝缘层被形成于氧化层和选择栅16上。因此，介电质24可以包括氧化层和包围了纳米晶体22的绝缘层，在一个实施例中，纳米晶体22具有在大约3至20纳米的范围中的直径。常规工艺可以被用于形成纳米晶体22。纳米晶体22可以包括任何类型的导电材料，例如，硅、锗、金属、硅化物、合金、等等。形成于纳米晶体20上及其周围的绝缘层也可以是氧化层。替代地，绝缘层可以包括氧化铪、氧化铝等等。在一个实施例中，绝缘层具有在8至20纳米的范围中的厚度。因此，注意，纳米晶体22和介电材料24形成了电荷存储层20。在一个实施例中，电荷存储层20具有在大约12至30纳米的范围中的总厚度。因此，在一个实施例中，电荷存储层20可以被称为厚度最多为大约30纳米的薄存储层。注意，电荷存储层20的一部分形成于衬底12上，以及电荷存储层20的另一部分沿着选择栅层16和介电层18的侧壁形成。存储层20也可以是另一种存储材料，诸如被介电质或氮化物所包围的多晶硅。纳米晶体22也可以被称为纳米团簇或纳米点并且通常是硅。 控制栅电极26(也被称为控制栅)与衬底12上的电荷储存层20上的选择栅结构16的第一侧壁相邻地被形成。控制栅电极26可以包括多晶硅、金属、氮化钛等等，或其组合，并且可以使用常规沉积技术，诸如通过沉积一层多晶硅被形成，其中它是共形的，并且然后对共形层执行各向异性蚀刻。因此，控制栅电极26也可被称为侧壁间隔物或导电间隔物。共形层应当是导电的或能够变得导电。在多晶硅的情况下，材料被掺杂以便更导电。掺杂通常通过在沉积之后植入而发生，但可以通过原位掺杂或原位掺杂和后续植入的组合而发生。注意，共形层的各向异性蚀刻还导致了第二侧壁与衬底12上的电荷储存层20上的选择栅结构16相邻并与控制栅26相对。然而，在所图示的实施例中，掩膜层可以形成于控制栅26上并且第二控制栅然后可被移除。控制栅26的高度至少与选择栅16的高度一样大。在一个实施例中，控制栅26的顶面处于选择栅16的顶面上，但是处于介电层18的顶面下。 图2示出了在制作的后续阶段期间的半导体器件10的截面图，其中蚀刻被执行以移除电荷存储层20的部分，以便电荷存储层20的一部分保持在控制栅26和选择栅16之间以及控制栅26和衬底12之间。在垂直方向上，电荷存储层20的剩余部分的高度至少与控制栅26的高度一样大，并且因此在蚀刻工艺之后，至少与选择栅16的高度一样大。在水平方向上，在蚀刻工艺之后，电荷存储层20的剩余部分的宽度小于控制栅26的宽度。注意，在垂直方向上的尺寸28说明了选择栅16的高度和选择栅16和控制栅26之间的电荷存储层20的剩余部分的高度之间的高度差。在所图示的实施例中，电荷存储层20的剩余部分的高度与控制栅26的高度相同，因此，尺寸28也可以表示选择栅16和控制栅26之间的高度差。在一个实施例中，尺寸28至少是3毫微米。替代地，尺寸28可以在3-10纳米的范围中。 图3示出了在制作的后续阶段期间的半导体器件10的截面图，其中将栅叠层和控制电极26用作植入掩膜来执行植入以在衬底12内形成浅源极/漏极延伸区域32和30。区域32形成在与沿着选择栅16的第二侧壁形成的电荷存储本文档来自技高网...

【技术保护点】
一种用于使用半导体衬底形成分裂栅存储器单元结构的方法，所述方法包括：在所述半导体衬底上形成栅叠层，其中所述栅叠层具有带有顶面的导电部分和具有在所述导电部分的所述顶面上的底面的介电部分，所述栅叠层具有沿着所述导电部分的一侧和所述介电部分的一侧的第一侧壁；在所述衬底上包括在所述栅叠层上并且沿着所述第一侧壁形成电荷存储层；在所述电荷存储层上形成导电层；蚀刻所述导电层以留下沿着所述第一侧壁的第一导电间隔物，其中所述第一导电间隔物的顶部处于所述导电部分的所述顶面上和所述介电部分的所述顶部下；从所述第一导电间隔物的底面到所述第一导电间隔物的所述顶部下的第一高度形成第一侧壁间隔物，以及沿着在所述第一导电间隔物的所述顶部和所述介电部分的所述顶面之间的第一侧壁形成第二侧壁间隔物；以及硅化在所述第一侧壁间隔物和所述第二侧壁间隔物之间的所述第一导电间隔物。

【技术特征摘要】
2013.06.28 US 13/929,9241.一种用于使用半导体衬底形成分裂栅存储器单元结构的方法，所述方法包括: 在所述半导体衬底上形成栅叠层，其中所述栅叠层具有带有顶面的导电部分和具有在所述导电部分的所述顶面上的底面的介电部分，所述栅叠层具有沿着所述导电部分的一侧和所述介电部分的一侧的第一侧壁； 在所述衬底上包括在所述栅叠层上并且沿着所述第一侧壁形成电荷存储层； 在所述电荷存储层上形成导电层； 蚀刻所述导电层以留下沿着所述第一侧壁的第一导电间隔物，其中所述第一导电间隔物的顶部处于所述导电部分的所述顶面上和所述介电部分的所述顶部下； 从所述第一导电间隔物的底面到所述第一导电间隔物的所述顶部下的第一高度形成第一侧壁间隔物，以及沿着在所述第一导电间隔物的所述顶部和所述介电部分的所述顶面之间的第一侧壁形成第二侧壁间隔物；以及 硅化在所述第一侧壁间隔物和所述第二侧壁间隔物之间的所述第一导电间隔物。2.根据权利要求1所述的方法，还包括:在形成所述第一侧壁间隔物和第二侧壁间隔物之前，将所述第一导电间隔物用作植入掩膜来在所述半导体衬底内形成第一源极/漏极延伸。3.根据权利要求1所述的方法，其中所述蚀刻所述导电层还包括:沿着所述栅叠层的第二侧壁形成第二导电间隔物。4.根据权利要求3所述的方法，还包括:在形成所述第一侧壁间隔物和第二侧壁间隔物之前，移除所述第二导电间隔物。5.根据权利要求4所述的方法，还包括:在移除所述第二导电间隔物之后，在所述衬底内形成第二源极/漏极延伸。6.根据权利要求5所述的方法，还包括:形成与所述第二侧壁相邻的第三侧壁间隔物。7.根据权利要求6所述的方法，还包括:将所述第一侧壁间隔物用作植入掩膜来在所述衬底内形成第一深源极/漏极区域，并且将所述第三侧壁间隔物用作掩膜来在所述衬底内形成第二深源极/漏极区域。8.根据权利要求7所述的方法，还包括:在所述第一深源极/漏极区域和第二深源极/漏极区域上硅化所述衬底。9.根据权利要求1所述的方法，其中所述形成所述导电层的特征还在于所述导电层包括多晶硅。10.根据权利要求1所述的方法，其中所述形成所述栅叠层的特征还在于所述栅叠层的所述介电部分包括氮化物。11.根据权利要求1所述的方法，其中所述形成所述第一侧壁间隔物和第二侧壁间隔物的特征还在于所述第一侧壁间隔物和第二侧壁间隔物包括氮化物。12.根据权利要求1所述的方法，其中所述形成所述电荷存储层的特征还在于所述所述电荷存储层包括纳米晶体。13.—种分裂栅存储...

【专利技术属性】
技术研发人员：洪庄敏，康承泰，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US