集成电路及制造具有包覆非平面晶体管结构的集成电路的方法技术

本发明专利技术涉及集成电路及制造具有包覆非平面晶体管结构的集成电路的方法。在示例性实施例中，一种用于制造集成电路的方法包括提供半导体基底。本方法蚀刻半导体基底以形成具有侧壁的非平面晶体管结构。在标准(100)<110>基底上，若鳍部对准或垂直于<110>晶圆凹口，则鳍部侧壁具有(110)表面平面。本方法包括沿着非平面晶体管结构的侧壁沉积牺牲衬垫。还有，约束材料沉积覆盖在半导体基底上并且邻近牺牲衬垫。本方法包括移除至少一部分牺牲衬垫并且在非平面晶体管结构的侧壁与约束材料之间形成空隙。包覆层外延生长于空隙中。由于侧壁生长受限于约束材料，具有(110)侧壁及(100)顶部表面的鳍部上能有厚度均匀的包覆层。

【技术实现步骤摘要】
集成电路及制造具有包覆非平面晶体管结构的集成电路的方法
本专利技术的
大致涉及集成电路及用于制造集成电路的方法，并且更尤指集成电路及用于制造具有非平面晶体管结构以及覆盖在非平面晶体管结构上的包覆层(claddinglayer)的集成电路的方法。
技术介绍
对比于习知的平面金属氧化物半导体场效晶体管(MOSFET)，多栅极晶体管将两个或多个栅极并入单一装置内。相对于单栅极晶体管，多栅极晶体管减少关闭状态(off-state)的漏电流、增加开通状态(on-state)的电流、以及降低整体功耗。具有非平面形貌的多栅极装置也倾向于比习知平面晶体管更小型化(compact)，从而能达到更高的装置密度。普遍称为「鳍型场效晶体管(finFET)」的非平面、多栅极晶体管的一种已知类型包括形成于半导体基底上的两个或多个平行鳍部(fin)(「鳍部结构(finstructure)」)。鳍部结构沿着介于共享源极与漏极电极之间的第一轴延伸。在习知的finFET制造中，形成鳍部结构的结晶半导体材料经配置而使得鳍部结构朝第一轴向延伸的侧壁平行于结晶材料的(110)平面，而鳍部结构的上表面(uppersurface)则平行于结晶材料的(100)平面。FinFET还包括覆于鳍部结构上而形成并且沿着大致垂直于第一轴的第二轴延伸的至少一个导电栅极结构。源极和漏极区形成于栅极结构的对立侧上的各鳍部结构中。栅极延伸越过并且覆于鳍部上方，以致栅极的中介区(intermediateregion)保形覆盖(conformallyoverlay)在各鳍部结构的三个表面(也就是，各鳍部的上表面、第一侧壁表面、以及第二对立侧壁表面)上。由于栅极结构在三个表面上围绕鳍部结构，finFET实质具有三个控制通过鳍部结构或信道区的电流的栅极。这三个栅极提供三个供电气信号行进的信道，因此，相较于习知的平面晶体管，有效地提高每个单位表面面积的导电率。尽管提供上述优点，finFET及其它非平面多栅极装置(例如triFET)由于其独一形貌而有点难以制造，在先进技术节点尤其如此。由于习知的内埋式SiGe体积于各技术节点减小，所以一项特殊难题是于缩小的栅极间距(pitch)取得高PFET迁移率。有可能使用如硅锗(SiGe)之类的外延包覆层(epitaxialcladdinglayer)以形成用以提供高PFET迁移率的信道材料。然而，尽管容易将包覆材料的外延沉积并入平面晶体管结构的处理，但此种工艺因习知其鳍部侧壁表面处于(110)平面而仍对非平面晶体管带来缺点。(110)平面中表面上的包覆材料的外延沉积会导致整个原始硅鳍部上形成具有非均匀厚度的刻面包覆层(facetedcladdinglayer)。菱形包覆层的厚度的非均匀性会为装置效能带来不利影响。因此，希望提供集成电路及用于制造具有改良型非平面晶体管结构的集成电路的方法。还有，希望提供集成电路及用于制造具有均匀包覆层的集成电路的方法。此外，配合附图及前述
与
技术介绍
，经由后续的实施方式及所附权利要求书，其它期望特征及特性将明显可知。
技术实现思路
提供的是集成电路及用于制造集成电路的方法。在一个示例性实施例中，一种用于制造集成电路的方法包括提供半导体基底。本方法蚀刻半导体基底以形成具有侧壁的非平面晶体管结构。本方法包括沿着非平面晶体管结构的侧壁沉积牺牲衬垫(liner)。另外，约束材料(confiningmaterial)沉积覆盖在半导体基底上并且邻近牺牲衬垫。本方法包括移除至少一部分牺牲衬垫以及在非平面晶体管结构的侧壁与约束材料之间形成空隙(void)。根据另一个实施例，提供一种方法以供制造集成电路。此用于制造集成电路的方法包括提供半导体基底以及形成覆盖在半导体基底上以及具有侧壁的非平面晶体管结构。另外，本方法包括形成邻近侧壁的包覆层以及将包覆层限制为具有均匀厚度的形状。在另一个实施例中，提供的是一种集成电路。本集成电路包括半导体基底以及覆盖在半导体基底上的非平面晶体管结构。非平面晶体管结构形成自结晶半导体并且包括与(110)平面平行的侧壁。集成电路还包括邻近非平面晶体管结构侧壁具有实质均匀厚度的外延包覆材料所形成的侧信道区。附图说明将配合底下附图说明的是集成电路及用于制造具有包覆型非平面晶体管结构的集成电路的方法的实施例，其中，相称的组件符号代表相同的组件，以及其中：图1至图7是根据本文各个实施例，具有包覆型非平面晶体管结构的集成电路的一部分的剖面图，以及用于制造具有包覆型非平面晶体管结构的集成电路的方法步骤。符号说明10集成电路12半导体基底13平面14上包覆层16掩膜层20非平面晶体管结构、鳍部22凹面24凹槽26侧壁28顶部表面30牺牲衬垫32厚度40约束材料42距离44曝露部位48选择深度50空隙54箭号56表面60侧包覆层62箭号70侧信道区72上信道区74信道区结构。具体实施方式底下的实施方式本质上仅属于示例，并且用意不在于限制本文所请求保护的集成电路或用于制造集成电路的方法的各个实施例。此外，无意受限于前述
、
技术介绍
或专利技术说明中、或下文实施方式中所呈现的任何明示或暗示的理论。本文所述集成电路及用于制造具有包覆型非平面晶体管结构的集成电路的方法避免习知平面结构工艺在应用于非平面结构时所面对到的问题。例如，本文所述的集成电路及用于制造集成电路的方法避免形成覆盖在非平面晶体管结构上的刻面及非均匀包覆层。具体而言，对于习知取向的半导体基底，已观察到的是，非平面结构侧壁上如硅锗之类的包覆材料的外延沉积会导致形成厚度可变的「菱形」层。传统上，具有(100)顶部平面的半导体基底或晶圆于晶圆的边缘形成有凹口(notch)以用于对准加工机(processingmachines)。非平面晶体管结构在处理期间形成于与凹口对准或呈垂直的晶圆的顶部上。因此，习知形成的非平面晶体管结构设有(110)平面中的侧壁及(100)平面中的顶部表面。由于非平面半导体结构上的外延层生长期间对于不同的半导体平面有不同的生长速率，所以包覆材料的外延沉积形成厚度可变的「菱形」层。对于具有(110)侧壁的硅鳍部，(111)平面会限制外延生长并且导致刻面形成(faceting)。由于非平面晶体管结构在(110)平面中形成有侧壁时载体迁移率是最佳化，因此无法藉由对不同平面重新对准非平面晶体管结构来克服厚度非均匀性而无效能缺点。为了避免外延包覆层的非均匀性，本文所考量的是，包覆材料是局限成在外延沉积工艺期间具有均匀厚度的形状。图1至图7根据示例性实施例描述集成电路及用于制造集成电路的方法。集成电路的设计与组成的各个步骤是众所周知，所以，为了简单起见，许多习知步骤在此将仅简述或完全省略而不提供已知工艺的细节。另外，注意到的是，集成电路包括不同数量的组件，并且图文(illustrations)所示的单一组件可能代表多个组件。在图1的示例性实施例中，一种用于制造集成电路10的方法包括提供具有习知上(100)平面13的半导体基底12。半导体基底12较佳是形成自如硅之类的半导体材料，包括通常用于半导体产业中相对纯的硅材料以及与锗及诸如此类其它元素掺和的硅。或者，可将半导体基底12实现为锗、砷化镓、及诸如此类，或半导体基底12可包括不同半导体材本文档来自技高网...

【技术保护点】
一种用于制造集成电路的方法，包含：提供半导体基底；蚀刻该半导体基底以形成具有侧壁的非平面晶体管结构；沿着该非平面晶体管结构的所述侧壁沉积牺牲衬垫；沉积覆盖在该半导体基底上并且邻近该牺牲衬垫的约束材料；移除至少一部分该牺牲衬垫并且在该非平面晶体管结构的所述侧壁与该约束材料之间形成空隙；以及在该空隙中外延生长包覆层。

【技术特征摘要】
2013.05.30 US 13/905,7411.一种用于制造集成电路的方法，包含：提供半导体基底；蚀刻该半导体基底以形成具有侧壁的非平面晶体管结构；沿着该非平面晶体管结构的所述侧壁沉积牺牲衬垫；沉积覆盖在该半导体基底上并且邻近该牺牲衬垫的约束材料；移除至少一部分该牺牲衬垫并且在该非平面晶体管结构的所述侧壁与该约束材料之间形成空隙；以及在该空隙中外延生长包覆层。2.根据权利要求1所述的方法，其中：提供半导体基底包含提供具有(100)平面与<110>凹口的结晶半导体基底；以及蚀刻该半导体基底包含蚀刻该半导体基底以形成具有平行于(110)平面的侧壁的该非平面晶体管结构。3.根据权利要求1所述的方法，还包含在该空隙中外延生长该包覆层后，移除该约束材料。4.根据权利要求1所述的方法，其中，在该空隙中外延生长包覆层包含外延生长自所述侧壁横向朝该约束材料的包覆层。5.根据权利要求1所述的方法，其中，移除至少一部分该牺牲衬垫并且在该非平面晶体管结构的所述侧壁与该约束材料之间形成空隙包含沿着所述侧壁各者曝露该非平面晶体管结构的一部分，以及在该空隙中外延生长该包覆层包含在该空隙中外延生长直接接触该非平面晶体管结构的该曝露部分的该包覆层。6.根据权利要求1所述的方法，还包含于蚀刻该半导体基底以形成具有侧壁的非平面晶体管结构前沉积覆盖在该半导体基底上的上包覆层。7.根据权利要求1所述的方法，还包含在蚀刻该半导体基底以形成具有侧壁的非平面晶体管结构前沉积覆盖在该半导体基底上的上包覆层，其中：沉积牺牲衬垫包含沿着该上包覆层的侧壁沉积牺牲衬垫；移除至少一部分该牺牲衬垫包含在该非平面晶体管结构和该上包覆层的所述侧壁与该约束材料之间形成空隙；以及在该空隙中外延沉积该包覆层包含外延沉积该非平面晶体管结构和该上包覆层的所述侧壁与该约束材料所围住的该包覆层。8.根据权利要求1所述的方法，还包含：在蚀刻该半导体基底以形成具有侧壁的非平面晶体管结构前沉积覆盖在该半导体基底上的上包覆层，其中，沉积牺牲衬垫包含沉积覆盖在该上包覆层上的牺牲衬垫；以及平整化该约束材料以自覆盖在该上包覆层上的该牺牲衬垫之上移除该约束材料，其中，移除至少一部分该牺牲衬垫包含移除覆盖在该上包覆层上的该牺牲衬垫。9.一种用于制造集成电路的方法，包含：提供半导体基底；形成覆盖在该半导体基底上并且具有侧壁的非平面晶体管结构；形成邻近并且直接接触该非平面晶体管结构的所述侧壁的包覆层同时将该包覆层局限成具有均匀厚度的形状。10.根据权利要求9所述的方法，其中，形成邻近所述侧壁的包覆层并且将该包覆层局限成具有均匀厚度的形状包含：形成邻近所述侧壁而具有与该均匀厚度实质相等的均匀宽度的空隙；以...

【专利技术属性】
技术研发人员：K·M·阿卡瓦尔达，A·P·雅各布，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY