本发明专利技术提供了一种FinFET制造方法，在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HCl或H2预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少了晶片转移次数，避免了晶片沾污。
【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种FinFET制造方法，在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HC1或比预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少了晶片转移次数，避免了晶片沾污。【专利说明】
本专利技术涉及半导体器件制造方法领域，特别地，涉及一种FinFET沟道选择腐蚀工 艺的。
技术介绍
近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺 寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至 45nm以内，传统场效应晶体管（FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使 其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其 中，FinFET就是一种很具等比例缩小潜力的新结构器件。 FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点， FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂 直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割 开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面 和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控 制Fin的厚度，使得FinFET具有极佳的特性：更好的短沟道效应抑制能力，更好的亚阈值斜 率，较低的关态电流，消除了浮体效应，更低的工作电压，等等。 现有的FinFET结构及其制造方法通常包括：在体硅衬底或者SOI衬底中刻蚀形成 多个平行的沿第一方向延伸的Fin和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离（STI); 在Fin顶部以及侧壁沉积通常为氧化硅的假栅极绝缘层，在假栅极绝缘层上沉积通常为多 晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆 栈，其中第二方向优选地垂直于第一方向；在假栅极堆栈的沿第一方向两侧形成栅极侧墙； 刻蚀栅极侧墙的沿第一方向两侧的Fin形成源漏沟槽，并在源漏沟槽中外延形成源漏区； 沉积层间介质层（ILD);去除假栅极堆栈，在ILD中形成栅极沟槽；在栅极沟槽中沉积高k 栅极绝缘层以及金属、金属合金或金属氮化物的栅极导电层（HKMG)。 其中，在去除假栅极堆栈之后和形成HKMG之前，需要对晶体管沟道所在的鳍片进 行选择性刻蚀，以便于进行高迁移率沟道集成或者进行具有不同沟道长度、不同阈值电压 的器件的集成（可以参考附图5和附图8)。然而，在现有的FinFET工艺中，腐蚀工艺难以 获得期望的选择比，并可能对沟道区域、侧墙以及ILD造成损伤，另外，由于工艺限制，晶片 在不同机台间传送也会造成晶片表面沾污，这会对后续工艺和整个FinFET的结构带来了 不良的影响。 因此，需要提供一种新的FinFET制造方法，改善现有的鳍片选择性腐蚀所存在的 问题，以获得更好的工艺可控性和器件良率。
技术实现思路
针对现有技术中鳍片选择性刻蚀难以控制的缺陷，本专利技术采用在外延腔中利用 HC1*H2预烘焙（pre-bake)工艺对晶体管沟道所在的鳍片进行选择性刻蚀，使得选择性刻 蚀具有良好的可控性，并且减少了晶片沾污的可能性。 根据本专利技术的一个方面，本专利技术提供一种半导体器件制造方法，用于制造 FinFET 器件，包括如下步骤： 提供衬底，在所述衬底上形成鳍片； 形成假栅极绝缘层和假栅极层； 形成栅极侧墙； 定义源漏区域的图案，刻蚀形成源漏区域凹槽； 在外延腔中，通过外延工艺在所述源漏区域凹槽中形成源漏区域； 去除所述假栅极层和所述假栅极绝缘层； 在外延腔中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀； 形成高K栅极绝缘层和金属栅极。 在本专利技术的方法中，所述预烘焙工艺采用HC1或H2对所述鳍片中的FinFET沟道 区域进行选择性刻蚀；所述预烘焙工艺的温度为100?1000°C，时间为Is?lOmin，气体流 量为 1 ?lOOOsccm。 在本专利技术的方法中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择 性刻蚀之后，在FinFET沟道区域沉积高迁移率半导体薄膜。 在本专利技术的方法中，所述选择性刻蚀包括对所述鳍片的顶面和侧面的刻蚀。 在本专利技术的方法中，所述选择性刻蚀仅包括对所述鳍片的顶面的刻蚀；通过对所 述鳍片的顶面的刻蚀，获得期望的沟道长度。 在本专利技术的方法中，在外延腔中去除所述假栅极层和所述假栅极绝缘层。 本专利技术的优点在于：在去除假栅极层和假栅极绝缘层之后，在外延腔中，采用HC1 或H 2预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀，避免了现有工艺中的 缺陷，在保护沟道区域、栅极侧墙以及ILD层的同时，能够精确控制选择性刻蚀的量，有利 于在沟道区域形成高迁移率薄膜和进行不同沟道长度和阈值电压器件的集成；同时，减少 了晶片转移次数，避免了晶片沾污。 【专利附图】【附图说明】 图1-8本专利技术的半导体器件制造方法流程及其结构示意图。 【具体实施方式】 以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是 示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本专利技术的概念。 本专利技术提供一种半导体器件制造方法，在外延腔中利用HC1或4预烘焙 (pre-bake)工艺对晶体管沟道所在的鳍片进行选择性刻蚀，其制造流程参见附图1-8,其 中包含了可选的实施方式。另外，每幅图中的（a)图为垂直于鳍片延伸方向的横截面图， (b)图为沿鳍片延伸方向的横截面图。 首先，参见附图1，提供衬底1，在衬底1上形成鳍片11。衬底1可以依器件用途需 要而合理选择，包括但不限于体硅衬底，SOI衬底，锗衬底，锗硅（SiGe)衬底，化合物半导体 材料，例如氮化镓（GaN)、砷化镓（GaAs)、磷化铟（InP)等。出于与传统CMOS工艺兼容的考 虑，本实施例中的衬底1优选地采用了体硅衬底。 在衬底1上形成鳍片11的具体方式包括：光刻并刻蚀衬底1，在衬底1中形成多 个沿第一方向延伸分布的鳍片11以及沟槽。在相邻的鳍片11之间的沟槽中，形成有隔离 结构2,具体包括采用PECVD、HDP-CVD、RT0 (快速热氧化）等工艺沉积绝缘介质材质，例如 氧化硅、氮氧化硅等，从而构成了形成于各个鳍片11上的器件之间的电学隔离。值得注意 的是，附图中衬底1与鳍片11之间的虚线表示同质的鳍片11与衬底1的分界，并不代表它 们为不同材料。 接着，参见附图2,依次形成假栅极绝缘层和假栅极层，栅极侧墙，以及源漏区域。 首先，形成假栅极绝缘层3。假栅极绝缘层3的材料通常为氧化硅，其形成工艺包括但并不 限于LPCVD、PECVD等，其厚度为l-5nm，优选地在l-3nm。在附图2(a)中本文档来自技高网...
【技术保护点】
一种半导体器件制造方法，用于制造FinFET器件，其中，包括如下步骤：提供衬底，在所述衬底上形成鳍片；形成假栅极绝缘层和假栅极层；形成栅极侧墙；定义源漏区域的图案，刻蚀形成源漏区域凹槽；在外延腔中，通过外延工艺在所述源漏区域凹槽中形成源漏区域；去除所述假栅极层和所述假栅极绝缘层；在外延腔中，采用预烘焙工艺对所述鳍片中的FinFET沟道区域进行选择性刻蚀；形成高K栅极绝缘层和金属栅极。
【技术特征摘要】
【专利技术属性】
技术研发人员：殷华湘，秦长亮，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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