N型晶体管及其制作方法、互补金属氧化物半导体技术

一种N型晶体管及其制作方法、互补金属氧化物半导体。所述制作方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏移侧墙；以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区；在所述偏移侧墙上形成主侧墙；以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；在所述N型源漏区的半导体衬底表面形成凸起N型应力层。本发明专利技术可以提高电子迁移率，进而提高晶体管的性能。

【技术实现步骤摘要】
【专利摘要】一种N型晶体管及其制作方法、互补金属氧化物半导体。所述制作方法包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏移侧墙；以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区;在所述偏移侧墙上形成主侧墙；以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；在所述N型源漏区的半导体衬底表面形成凸起N型应力层。本专利技术可以提高电子迁移率，进而提高晶体管的性能。【专利说明】N型晶体管及其制作方法、互补金属氧化物半导体
本专利技术涉及半导体
，尤其涉及一种N型晶体管及其制作方法、互补金属 氧化物半导体。
技术介绍
随着半导体器件元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。 然而，晶体管栅极尺寸变短容易使晶体管产生短沟道效应，从而导致漏电流的产生。 现有技术主要通过提高晶体管沟道区的应力以提高载流子迁移，进而提高晶体管 的驱动电流，减少晶体管中的漏电流。具体地，可以在晶体管的源漏区形成应力层，以提高 载流子迁移。 参考图1，示出了现有技术一种晶体管的示意图，包括： 半导体衬底10,所述半导体衬底10包括待形成NM0S晶体管的区域A和待形成 PM0S晶体管的区域B，利用浅沟槽隔离结构15将相邻的区域A和区域B隔开； 位于所述半导体衬底区域A表面的栅极结构20,所述栅极结构20包括位于所述半 导体衬底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧 化层21和栅电极22侧壁表面的侧墙23,位于所述栅极结构20两侧的半导体衬底10内的 类矩形结构的源/漏区25; 位于所述半导体衬底区域B表面的栅极结构30,所述栅极结构30包括位于所述半 导体衬底区域B表面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧 化层31和栅电极32侧壁表面的侧墙33,位于所述栅极结构30两侧的半导体衬底10内的 类矩形结构的源/漏区35; 其中所述半导体衬底区域A的源/漏区25的材料为原位形成的碳化硅（SiC)，所 述半导体衬底区域B的源/漏区35的材料为原位形成的锗硅（SiGe)。 对于NM0S晶体管而言，填充所述源/漏区25的材料是碳化硅，其晶格常数小于半 导体衬底的晶格常数，对所述源/漏区25之间的沟道区产生拉伸应力（Tensile Stress)， 提商电子的迁移率。 然而现有技术中晶体管中载流子迁移率的提高较小，晶体管的性能提高有限，因 此业界需要能产生更大应力的M0S器件。
技术实现思路
本专利技术解决的是N型晶体管中载流子迁移率较小的问题。 为解决上述问题，本专利技术提供一种N型晶体管的制作方法，包括：提供半导体衬 底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏 移侧墙；以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位 错的掺杂区；在所述偏移侧墙上形成主侧墙；以所述主侧墙和偏移侧墙为掩模对所述半导 体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；在所述N型 源漏区的半导体衬底表面形成凸起N型应力层。 可选地，以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包 含第一位错的掺杂区的步骤包括：对待掺杂区进行非晶化处理；对非晶化处理后的区域进 行轻掺杂和袋形注入；对轻掺杂和袋形注入后的区域进行退火。 可选地，成凸起N型应力层的步骤包括：通过原位掺杂的方式形成所述凸起N型应 力层。 相应地，本专利技术还提供一种N型晶体管，包括：半导体衬底；位于所述半导体衬底 上的栅极结构，所述栅极结构包括依次位于所述半导体衬底上的栅介质层、栅极以及位于 所述栅极侧壁上的侧墙；位于所述栅极结构露出的所述半导体衬底中的N型源漏区，所述N 型源漏区包括至少两个位错；位于所述N型源漏区的半导体衬底表面的凸起N型应力层。 可选地，所述栅介质层为高K介质层，所述栅极为金属栅极。 相应地，本专利技术还提供一种互补金属氧化物半导体，包括：P型晶体管以及所述的 N型晶体管。 与现有技术相比，本专利技术的技术方案包括以下优点： 本专利技术N型晶体管结合第一位错、第二位错和凸起N型应力层，向N型晶体管的沟 道区提供较大的拉应力，从而使N型晶体管具有较小的漏电流。 进一步地，通过对待掺杂区进行非晶化处理，之后对非晶化处理后的区域进行N 型离子注入，最后对N型离子注入的区域进行退火，从而在非晶区域和结晶区域的交界处 形成位错，工艺较为简单且与现有工艺具有良好的兼容性。 进一步地，通过原位掺杂的方式形成所述凸起N型应力层，可以简化工艺步骤。 进一步地，所述栅介质层为高K介质层，所述栅极为金属栅极，可以降低漏电流。 【专利附图】【附图说明】 图1不出了现有技术一种晶体管的不意图； 图2至图13本专利技术N型晶体管的制作方法一实施例的流程示意图。 【具体实施方式】 正如背景部分所述，现有技术的晶体管在半导体衬底中设置应力层，以对晶体管 的沟道区提供拉应力或压应力，但是现有技术的晶体管的电子迁移率仍然较低。 针对上述问题，本专利技术提供了一种N型晶体管及其制作方法、互补金属氧化物半 导体（Complementary Metal Oxide Semiconductor，CMOS)。所述制作方法在半导体衬底中 形成包括至少两个位错（dislocation)的N型源漏区，具有位错的N型源漏区能向晶体管 的沟道区提供拉应力，此外，所述制作方法还在所述N型源漏区表面设置凸起N型应力层， 此处所述凸起N型应力层为凸出于所述半导体衬底表面的N型掺杂应力层，用于向沟道区 提供拉应力。本专利技术N型晶体管的第一位错、第二位错和凸起N型应力层，向沟道区提供较 大的拉应力，从而可以提1?电子迁移率，进而提1?晶体管的性能。 为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术 的具体实施例做详细的说明。 参考图2至图13,示出了本专利技术N型晶体管的制作方法一实施例的流程示意图。 需要说明的是，本实施例以后栅工艺为例进行说明，但是本专利技术并不限制于此，在其他实施 例中，还可以采用前栅工艺。 如图2所示，提供半导体衬底100。本实施例中所述半导体衬底100为硅衬底，但 是本专利技术对此不作限制，在其他实施例中，所述半导体衬底1〇〇还可以是单晶、多晶、或非 晶结构的锗衬底和锗娃衬底，也可以是绝缘体上娃（Silicon On Insulator, S0I)，或者所 述半导体衬底100还可以包括其它的材料，例如砷化镓等三五族化合物。 在所述半导体衬底100中形成多个隔离结构102,所述隔离结构102用于实现 不同晶体管之间的绝缘。具体地，所述隔离结构102可以是浅沟槽隔离（Shallow Trench Isolation，STI)结构或者局部氧化娃（Local Oxidation of Silicon，L0C0S)隔离结构， 但是本专利技术对隔离结构102的材料和结构不做限制。 在相邻两个隔本文档来自技高网...

【技术保护点】
一种N型晶体管的制作方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅极、位于所述栅极侧壁上的偏移侧墙；以所述偏移侧墙为掩模对所述半导体衬底进行第一离子掺杂，以形成包含第一位错的掺杂区；在所述偏移侧墙上形成主侧墙；以所述主侧墙和偏移侧墙为掩模对所述半导体衬底进行第二离子掺杂，以形成包括所述第一位错和第二位错的N型源漏区；在所述N型源漏区的半导体衬底表面形成凸起N型应力层。

【技术特征摘要】

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31