SiGe源/漏区的制造方法技术

本发明专利技术公开了一种SiGe源/漏区的制造方法，采用多次缓冲层、主体层交替SiGe外延生长的方法，形成具有缓冲层和主体层交替层叠的多层结构，有效降低了高Ge浓度SiGe主体层厚度，分摊至每一层主体层中，避免了其厚度超过临界厚度造成的应力驰豫；并且通过进一步提高每一层SiGe主体层的Ge含量，使SiGe源漏对沟道的应力增加；本发明专利技术的多次外延使SiGe工艺窗口变大，增强了工艺稳定性，从而提升器件性能；本发明专利技术能有效提高应力但有不增加工艺难度，工艺稳定可控，成本低廉。

【技术实现步骤摘要】
SiGe源/漏区的制造方法
本专利技术涉及半导体集成电路制造工艺
，尤其涉及一种SiGe源/漏区的制造方法。
技术介绍
随着半导体集成电路的发展，MOSFET(金属氧化物半导体场效应晶体管)尺寸的减小，不断地改进了集成电路的速度、性能、密度和功能单位成本。进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减少，源/漏极(elevatedsource/drain)的结深越来越浅，需要采用选择性外延技术(selectiveepiSiGe，缩写SEG)以增厚源/漏极来作为后续硅化(silicide)反应的牺牲层(sacrificiallayer)，从而降低串联电阻。而对于65/45nm技术工艺，一种提升PMOS晶体管性能的方法是：刻蚀PMOS源/漏极形成源/漏区凹槽(即源/漏区UorSigmashape，“U”或“Σ”形状)，然后在源/漏区(S/D)凹槽内部外延SiGe层来引入对沟道的压应力(compressivestress)，这种应力使得半导体晶体晶格发生畸变(拉伸或压缩)，生成沟道区域内的单轴应力(uniaxialstress)，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴(hole)的迁移率(mobility)，从而改善器件的性能。嵌入式锗硅源漏技术(embeddedSiGe，缩写eSiGe)是一种用来提高PMOS性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PMOS的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。其原理是通过在Si上刻蚀出凹槽作为源/漏区，在凹槽中选择性地外延生长SiGe层，利用SiGe晶格常数与Si不匹配，使沿沟道方向的Si受到压缩产生压应力，从而提高了沟道Si中的空穴迁移率。目前主要采用选择性外延SiGe(selectiveepiSiGe,SEG)的方法在PMOS的源/漏区域(PSD)直接外延SiGe薄膜。图1和图2显示了该现有技术的制造方法，其包括：提供形成有栅极205的N型衬底201，所述栅极205具有牺牲层204保护，在栅极205和浅沟道隔离STI202之间的衬底201上刻蚀出将要形成源漏的凹槽203；用SEG方法外延SiGe薄膜206，形成具有SiGe的PMOS源/漏区。其中，用SEG方法外延SiGe薄膜包括，先外延低Ge浓度SiGe缓冲层207(Seedlayer)，然后外延一层高Ge浓度的SiGe主体层208(Bulklayer)，最后外延一层Si盖帽层209(Sicap)，如图3所示，最终形成具有SiGe的PMOS源/漏区。然而，随着技术节点逐渐变小，希望空穴迁移率进一步提升即对沟道的压应力继续增加。一种方法是将SiGe薄膜中的Ge含量提高，使SiGe薄膜对沟道产生的压应力增加。但是，Ge含量的提高会使SiGe的临界厚度越来越薄，使SiGe外延工艺的工艺窗口越来越小；而且，较厚的SiGe主体层中的缺陷会急剧增加，导致应力驰豫，沟道受到的压应力降低，空穴迁移率减小，器件性能变差。另一种方法是采用Sigma形的源漏凹槽(Σ型)，缩短沟道长度，使SiGe对沟道应力的影响增强。但是此方法加大了凹槽的刻蚀和SiGe外延工艺的难度，工艺稳定性降低，器件良率下降。因此，亟需提供一种在不增加工艺难度的前提下，能有效提高对沟道应力的SiGe源漏的制备方法。
技术实现思路
本专利技术的目的在于弥补上述现有技术的不足，提供一种SiGe源/漏区的制造方法，可以在不增加工艺难度的前提下，能有效提高对沟道应力。为实现上述目的，本专利技术提供一种SiGe源/漏区的制造方法，其包括以下步骤：步骤S01，提供形成有栅极的N型晶片硅衬底，并在该硅衬底上刻蚀出将要形成源/漏区的凹槽；步骤S02，在该凹槽中外延生长SiGe缓冲层；步骤S03，在该缓冲层上外延生长SiGe主体层，该主体层中的含Ge浓度高于缓冲层；步骤S04，重复至少一次步骤S02至步骤S03，形成具有缓冲层和主体层交替层叠的多层结构；步骤S05，在步骤S04形成的多层结构上外延生长Si盖帽层，形成具有SiGe的PMOS源/漏区。进一步地，步骤S04形成的多层结构包括间隔的多层缓冲层和多层主体层，该多层主体层中最上层主体层的厚度不小于其下方的其他主体层和/或含Ge浓度不低于其下方的其他主体层。进一步地，该多层主体层中最上层主体层的厚度大于其下方的其他主体层，并且其含Ge浓度大于其下方的其他主体层。进一步地，该多层缓冲层中最下层缓冲层的厚度不小于其上方的其他缓冲层，并且其含Ge浓度不大于其上方的其他缓冲层。进一步地，该多层缓冲层中最下层缓冲层的厚度不小于进一步地，该缓冲层中的含Ge浓度为10-25％，该主体层中的含Ge浓度为25-60％。进一步地，该缓冲层的厚度为SiGe源/漏区高度的1/10-1/4，该主体层的厚度为SiGe源/漏区高度的1/8-1/3，并且所有主体层的厚度总和不小于所有缓冲层的厚度总和。进一步地，步骤S04中重复次数为1-4次。进一步地，该缓冲层中的掺杂B浓度为0－1×1019cm-3，该主体层中的掺杂B浓度为1×1019－5×1021cm-3。进一步地，步骤S02和步骤S03中外延生长的工艺温度为400－750℃。本专利技术提供的SiGe源/漏区的制造方法，采用多次缓冲层、主体层交替SiGe外延生长的方法，形成具有缓冲层和主体层交替层叠的多层结构，有效降低了高Ge浓度SiGe主体层厚度，分摊至每一层主体层中，避免了其厚度超过临界厚度造成的应力驰豫；并且通过进一步提高每一层SiGe主体层的Ge含量，使SiGe源漏对沟道的应力增加；本专利技术的多次外延使SiGe工艺窗口变大，增强了工艺稳定性，从而提升器件性能；本专利技术能有效提高应力但有不增加工艺难度，工艺稳定可控，成本低廉。附图说明为能更清楚理解本专利技术的目的、特点和优点，以下将结合附图对本专利技术的较佳实施例进行详细描述，其中：图1至图3是现有技术中SiGe源/漏区制造方法的示意图；图4是本专利技术第一实施例SiGe源/漏区的制造方法的流程示意图；图5a至图5h是本专利技术第二实施例SiGe源/漏区的制造方法各步骤的器件剖视图；图6是现有方法制得SiGe源/漏区的应力仿真示意图；图7是本专利技术第二实施例制得SiGe源/漏区的应力仿真示意图；图8是现有方法制得SiGe源/漏区的横向应力Sxx分布图；图9是本专利技术第二实施例制得SiGe源/漏区的横向应力Sxx分布图；图10是现有方法和本专利技术第二实施例制得SiGe源/漏区的沟道应力对比图。具体实施方式第一实施例请参阅图4，本实施例SiGe源/漏区的制造方法包括以下步骤：步骤S01，提供形成有栅极的N型晶片硅衬底，并在该硅衬底上刻蚀出将要形成源/漏区的凹槽；步骤S02，在该凹槽中外延生长SiGe缓冲层；步骤S03，在该缓冲层上外延生长SiGe主体层，该主体层中的含Ge浓度高于缓冲层；步骤S04，重复一次步骤S02至步骤S03，即在步骤S03生长的主体层之上再生长一层缓冲层和主体层，形成具有缓冲层和主体层交替层叠的多层结构；步骤S05，在步骤S04形成的多层结构上外延生长Si盖帽层，形成具有SiGe的PMOS源/漏区。本实施例采用多次缓冲层、主体层交替SiGe本文档来自技高网...

【技术保护点】
一种SiGe源/漏区的制造方法，其特征在于，其包括以下步骤：步骤S01，提供形成有栅极的N型晶片硅衬底，并在该硅衬底上刻蚀出将要形成源/漏区的凹槽；步骤S02，在该凹槽中外延生长SiGe缓冲层；步骤S03，在该缓冲层上外延生长SiGe主体层，该主体层中的含Ge浓度高于缓冲层；步骤S04，重复至少一次步骤S02至步骤S03，形成具有缓冲层和主体层交替层叠的多层结构；步骤S05，在步骤S04形成的多层结构上外延生长Si盖帽层，形成具有SiGe的PMOS源/漏区。

【技术特征摘要】
1.一种SiGe源/漏区的制造方法，其特征在于，其包括以下步骤：步骤S01，提供形成有栅极的N型晶片硅衬底，并在该硅衬底上刻蚀出将要形成源/漏区的凹槽；步骤S02，在该凹槽中外延生长SiGe缓冲层；步骤S03，在该缓冲层上外延生长SiGe主体层，该主体层中的含Ge浓度高于缓冲层；步骤S04，重复至少一次步骤S02至步骤S03，形成具有缓冲层和主体层交替层叠的多层结构，该多层结构中最上层主体层含Ge浓度不低于其下方的其他主体层；步骤S05，在步骤S04形成的多层结构上外延生长Si盖帽层，形成具有SiGe的PMOS源/漏区。2.根据权利要求1所述的SiGe源/漏区的制造方法，其特征在于：步骤S04形成的多层结构包括间隔的多层缓冲层和多层主体层，该多层主体层中最上层主体层的厚度不小于其下方的其他主体层。3.根据权利要求2所述的SiGe源/漏区的制造方法，其特征在于：该多层缓冲层中最下层缓冲层的厚度不小于其上方的其他缓冲层，并且其含Ge浓度不大于其上方的其他缓冲层。4...

【专利技术属性】
技术研发人员：钟旻，
申请(专利权)人：上海集成电路研发中心有限公司，
类型：发明
国别省市：上海;31