一种存储器芯片包括：数据处理块，适用于将输入的数据串行并行转换，以及适用于将要输出的数据并行串行转换；写入数据传送单元，适用于将通过数据处理块串行并行转换的数据传送至写入数据层间通道；写入数据接收单元，适用于接收来自写入数据层间通道的数据，所述数据要写入核心区；读取数据接收单元，适用于接收来自读取数据层间通道的数据，所述数据要通过数据处理块来并行串行转换；以及读取数据传送单元，适用于将从核心区读取的数据传送至读取数据层间通道。
【技术实现步骤摘要】
【专利摘要】一种存储器芯片包括：数据处理块，适用于将输入的数据串行并行转换，以及适用于将要输出的数据并行串行转换；写入数据传送单元，适用于将通过数据处理块串行并行转换的数据传送至写入数据层间通道；写入数据接收单元，适用于接收来自写入数据层间通道的数据，所述数据要写入核心区；读取数据接收单元，适用于接收来自读取数据层间通道的数据，所述数据要通过数据处理块来并行串行转换；以及读取数据传送单元，适用于将从核心区读取的数据传送至读取数据层间通道。【专利说明】存储器芯片和包括存储器芯片的半导体封装体相关申请的交叉引用本申请要求2013年5月28日提交的申请号为10-2013-0060301的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及存储器芯片和包括多个存储器芯片的半导体封装体。
技术介绍
根据近来的趋势，在很多电子系统中用作存储器件的半导体存储器的容量和速度一直在提高。此外，已经试图在更小的面积中安装具有更大容量的存储器并有效地驱动存储器。 为了提高存储器的集成度，开始应用包括层叠有多个存储器芯片的三维(3D)结构，而取代现有的二维(2D)结构。由于需要具有高集成度和高容量的存储器，所以3D层叠结构的存储器芯片可以用来增大容量并且减小半导体芯片尺寸，由此改善集成度。 作为3D层叠结构，可以应用穿通硅通孔(TSV)结构。TSV结构被认为是一种可替换的选择，用于克服传输速度根据离模块上的控制器的距离而减小、数据带宽的易损性、以及传输速度根据封装体的变化因素而降低。TSV结构包括经由多个存储器芯片形成的路径和形成在所述路径中以执行层叠芯片之间的通信的电极。
技术实现思路
各种实施例针对如下一种技术:能够经由设定来控制多个存储器芯片操作为主芯片还是从芯片，同时层叠在一个封装体中的这些存储器芯片具有相同的配置。 在一个实施例中，一种存储器芯片可以包括:数据处理块，所述数据处理块适用于将输入的数据串行并行转换，以及将要输出的数据并行串行转换；写入数据传送单元，所述写入数据传送单元适用于将通过数据处理块串行并行转换的数据传送至写入数据层间通道；写入数据接收单元，所述写入数据接收单元适用于接收来自写入数据层间通道的数据，所述数据要写入到核心区；读取数据接收单元，所述读取数据接收单元适用于接收来自读取数据层间通道的数据，所述数据要通过数据处理块来并行串行转换；以及读取数据传送单元，所述读取数据传送单元适用于将从核心区读取的数据传送至读取数据层间通道。数据处理块、写入数据传送单元以及读取数据接收单元的使能取决于存储器芯片被设定成主芯片还是从芯片。 在根据本专利技术的一个实施例中，一种存储器芯片可以包括:地址接口单元，所述地址接口单元适用于将输入的地址传送至地址层间通道；命令接口单元，所述命令接口单元适用于将输入的命令传送至命令层间通道；以及时钟接口单元，所述时钟接口单元适用于将输入的时钟传送至时钟层间通道。地址接口单元、命令接口单元、以及时钟接口单元的使能取决于存储器芯片被设定成主芯片还是从芯片。 在一个实施例中，一种半导体封装体可以包括层叠的多个存储器芯片。存储器芯片中的一个被设定成主芯片，其余的存储器芯片被设定成从芯片，使得设定成主芯片的存储器芯片将从外部输入的写入数据串行并行转换、然后将串行并行转换的数据传送至设定成从芯片的存储器芯片之中的被选中以访问的存储器芯片，以及使得设定成主芯片的存储器芯片将从设定成从芯片的存储器芯片之中的被选中以访问的存储器芯片中读取的数据并行串行转换、然后将并行串行转换的数据输出至外部。 【专利附图】【附图说明】 图1是根据本专利技术的一个实施例的存储系统的图。 图2是根据本专利技术的一个实施例的存储器芯片的配置图。 图3是说明根据本专利技术的一个实施例的层叠在半导体封装体中的存储器芯片中的数据传输路径的图。 图4是说明根据本专利技术的一个实施例的层叠在半导体封装体中的存储器芯片中的地址、时钟、命令以及芯片地址的传输路径的图。 【具体实施方式】 下面将参照附图更详细地描述各种实施例。然而，本专利技术可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分传达本专利技术的范围。在本公开中，附图标记在本专利技术的各个附图和实施例中直接对应于相似的编号部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。 图1是根据本专利技术的一个实施例的存储系统的图。 参见图1，存储系统包括半导体封装体100和存储器控制器190，所述半导体封装体100包括多个存储器芯片110至140，所述存储器控制器190用于控制半导体封装体100。 存储器控制器190可以将命令CMD、地址ADD、芯片地址CHIP_ADD、以及时钟CLK传送至半导体封装体100，并且与半导体封装体100交换数据DQ和数据选通信号DQS。在图1中，通道CMD、ADD、CHIP_ADD、CLK, DQ以及DQS中的每个被示出为一个传输线，但是也可以包括多个传输线。命令CMD是指表示存储器控制器190命令存储器芯片110至140执行操作的信号。 命令CMD可以包括:芯片选择信号CS、激活信号ACT、行地址选通信号RAS、列地址选通信号CAS、写入使能信号WE、时钟使能信号CKE等。存储器控制器190经由CMD来命令存储器芯片执行操作的实例可以包括:激活操作、读取操作、写入操作、预充电操作、刷新操作等。 芯片地址CHIP_ADD是指用于在半导体封装体100的存储器芯片110至140之中指定要访问或者要执行读取或写入操作的存储器芯片的信号，地址ADD是指用于在选中的存储器芯片内部指定要访问的存储器单元的位置的信号。在图1中，芯片地址CHIP_ADD和地址ADD是单独示出的。然而，地址ADD的一部分(例如，较高的2个比特)也可以用作芯片地址。 时钟CLK从存储器控制器190提供到半导体封装体100，用于半导体封装体100中的存储器芯片I1至140的同步操作。用于选通数据DQ的数据选通信号DQS在写入操作期间从存储器控制器190传送至半导体封装体100，以及在读取操作期间从半导体封装体100传送至存储器控制器190。S卩，数据选通信号DQS的传输方向与数据DQ的传输方向一致。时钟CLK和数据选通信号DQS可以采用不同的方式来传送。 半导体封装体100包括存储器芯片110至140。在存储器芯片110至140之中，一个芯片I1被设定成主芯片，而其它的芯片120至140被设定成从芯片。存储器芯片110至140可以层叠在半导体封装体100中，并且存储器芯片110至140之中的信号传输可以经由层间通道来执行。层间通道可以利用穿通硅通孔(TSV)来形成。存储器控制器190和半导体封装体100经由主芯片110而彼此直接通信，从芯片120至140经由主芯片110与存储器控制器190间接通信。即，存储器控制器190和半导体封装体100之间的通道CMD、ADD、CHIP_ADD、CLK, DQ以及DQS仅本文档来自技高网...
【技术保护点】
一种存储器芯片，包括：数据处理块，所述数据处理块适用于将输入的数据串行并行转换，以及适用于将要输出的数据并行串行转换；写入数据传送单元，所述写入数据传送单元适用于将通过所述数据处理块串行并行转换的数据传送至写入数据层间通道；写入数据接收单元，所述写入数据接收单元适用于接收来自所述写入数据层间通道的数据，所述数据要写入到核心区；读取数据接收单元，所述读取数据接收单元适用于接收来自读取数据层间通道的数据，所述数据要通过所述数据处理块来并行串行转换；以及读取数据传送单元，所述读取数据传送单元适用于将从所述核心区读取的数据传送至所述读取数据层间通道，其中，所述数据处理块、所述写入数据传送单元以及所述读取数据接收单元的使能取决于所述存储器芯片被设定为主芯片还是从芯片。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：边相镇，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR
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