半导体器件以及互连基板制造技术

本发明专利技术涉及半导体器件以及互连基板。半导体基板包括半导体芯片以及互连基板。互连基板具有在第一主表面和第二主表面之间的互连区，第一主表面形成有连接到半导体芯片的多个顺序排列的第一和第二信号电极。互连区具有：芯基板；形成在其两个表面上的互连层；多个第一通孔以及穿过第一主表面上的互连层的多个第一通路，用于形成阻抗匹配电容。各个第一通孔在与第一信号电极隔开第一互连长度的位置处连接到第一信号互连，并且各个第一通路在与第二信号电极隔开基本上与第一互连长度相等的第二互连长度的位置处连接到第二信号互连。

【技术实现步骤摘要】
【专利摘要】本专利技术涉及半导体器件以及互连基板。半导体基板包括半导体芯片以及互连基板。互连基板具有在第一主表面和第二主表面之间的互连区，第一主表面形成有连接到半导体芯片的多个顺序排列的第一和第二信号电极。互连区具有：芯基板；形成在其两个表面上的互连层；多个第一通孔以及穿过第一主表面上的互连层的多个第一通路，用于形成阻抗匹配电容。各个第一通孔在与第一信号电极隔开第一互连长度的位置处连接到第一信号互连，并且各个第一通路在与第二信号电极隔开基本上与第一互连长度相等的第二互连长度的位置处连接到第二信号互连。【专利说明】半导体器件以及互连基板 相关申请交叉引用 将2013年4月9日提交的日本专利申请No. 2013-081064的公开内容，包括说明 书、附图和摘要，整体并入本文作为参考。
本专利技术涉及一种半导体器件以及一种互连基板，并且特别涉及一种在应用至能够 高速通信的半导体器件时有效的技术。
技术介绍
近年来，网络通信中的通信速度已经进一步提高，并且已经在网络设备中普遍使 用超过lOGbps的信号传输速度。因此，由安装在网络设备上的通信半导体器件（LSI :大规 模集成电路)的接口缓冲器（I/O装置)的寄生电容的信号反射会劣化信号质量，这会引发严 重的问题。认为这种现象可归因于寄生电容的导纳随I/O装置的操作频率的提高而增大， 这显著地降低了 I/O装置的输入/输出阻抗，致使I/O装置和信号传输线之间发生阻抗失 配。例如，假设输出侧上具有寄生电容的I/O装置和输入侧上具有寄生电容的I/O装置利 用具有50 Ω的特性阻抗的信号传输线连接。在这种情况下，即使在输入侧上的I/O装置的 输入阻抗以及输出侧上的I/O装置的输出阻抗中的每一个都被理论地限定在50 Ω下时，输 入侧以及输出侧上的I/O装置的寄生电容的导纳也随传输信号的频率提高而增大，这会降 低输入侧上的I/O装置的输入阻抗以及输出侧上的I/O装置的输出阻抗。例如，当输入侧 以及输出侧上的I/O装置的寄生电容是lpF时，各个I/O装置的输入/输出阻抗在1. 25GHz 下约为45Ω，在3.2GHz (对应于6. 4Gbps)下约为25Ω且在5.0GHz (对应于lOGbps)下约 为14 Ω。降低I/O装置的输入/输出阻抗致使信号传输线和I/O装置之间明显的阻抗失 配，从而使信号波形严重失真。 为了缓解I/O装置的寄生电容的效应，目前所知的技术是在其中形成了 I/O装置 的半导体芯片上形成阻抗匹配电路，或在用于安装半导体芯片的半导体基板(封装基板）的 互连基板中掩埋电感器（L)、电容器（C)以及电阻器（R)，由此补偿阻抗失配。此外，作为相 关技术，例如在日本专利公布No. 2006-49645以及2012-209340中公开了降低由阻抗失配 导致的波形失真的现有技术。日本未审专利申请公布No. 2006-49645公开了一种在印刷基 板中的信号通孔周围设置用于接地互连的多个通孔（through hole)的构造。日本未审专 利申请公布No. 2012-209340公开了一种信号传输线的构造，其形成为包括用于连接多层 基板的外层图案和内层图案的贯通通路孔(通孔)，其中被掩埋的通路孔（via hole)设置在 临近贯通通路孔的位置且绝缘体置于其间。
技术实现思路
但是上述在半导体器件上形成阻抗匹配电路的方法存在增大半导体芯片面积的 问题。特别地，当使用多通道中的信号时，因为匹配电路对各个通道的各个1/0装置都是必 需的，因此这会显著增加芯片面积且不实际。而且，在半导体封装的互连基板中掩埋电感 器、电容器等存在互连基板的制造难，从而增加成本的问题。 在提交本申请之前，本专利技术人已经对通过使用互连基板中的通孔在半导体封装的 互连基板中形成阻抗匹配电路进行了研究。具体地，形成作为阻抗匹配电路的寄生电容的 贯通通路（through via)在与I/O端子端隔开信号频率的λ/4的位置处设置到被连接到 互连基板上的I/O装置的信号传输线。在这种构造中，考虑到I/O装置端子端的相位，输入 至I/O装置的信号被I/O装置端子的寄生电容反射，并且反射波再次被通孔的寄生电容反 射，并以位移λ/2返回。因此，由I/O端子的寄生电容反射的反射波以及由通孔的寄生电 容反射的反射波彼此抵消，以改善信号传输线中信号的信号特性(例如回波损耗特性)。 当上述技术应用于使用多通道信号的半导体器件时，因为针对各个通道的每一信 号传输线都形成作为阻抗匹配电路的通孔，因此对于互连基板来说，需要较宽的区域来形 成多个通孔。特别地，在差分信号线对的情况下，因为必须将连接到地电势的通孔设置为围 绕连接到差分信号线的作为阻抗匹配电路的通孔，以便将差分信号从上层传播至下层，因 此在互连基板上需要较宽的区域。但是，在诸如SiP (系统级封装）的、在一个半导体封装 中封入多个半导体芯片的半导体器件中，因为封装基板的互连密度和通路密度较高，因此 容易确保足够的区域来形成上述通孔。例如，在安装了多个半导体芯片的SiP中，用于将半 导体芯片彼此电连接的互连、通孔和通路（via)密集的形成在一个半导体芯片和与其连接 的另一半导体芯片之间的区域中(例如，互连基板的中心区域中）。另一方面，用于连接半导 体芯片和外部端子(外部凸块）的互连、通孔以及通路(例如用于电连接半导体芯片上的1/ 〇装置和外部凸块的互连、通路等等)密集形成至封装基板中的半导体芯片的外周，即，在从 半导体芯片一端至封装基板的一端的狭窄区域。当作为阻抗匹配电路的通孔设置在用于 连接I/O装置和外部凸块的信号传输线中时，因为它们必须形成在上述狭窄的区域中，因 此在I/O装置的数量增多时，变得更难以确保用于形成通孔的区域。特别地，当大部分1/ 0装置在同一频带中传输信号时，因为通孔密集地形成在距I/O端子端相同距离的位置处 (例如以信号频率的λ/4隔开的位置)，因此难以进行互连(布线）的布置。因此，需要针对 例如封装基板的尺寸的增大而导致制造成本增加而提供一种对策。日本未审专利申请公布 No. 2006-049645和2012-209340的技术适于控制信号传输线中包括的通孔的寄生电容（阻 抗)，但是不能肯定地处理信号传输线中的通孔以改善信号特性，并且没有对确保用于设置 多个通孔的区域进行特别考虑。 下文将说明用于解决这些主题的手段。根据说明书和附图的说明将使其他主题和 新颖的特征变得显而易见。 以下将简要说明在本专利技术中公开的这些实施例中的典型实施例的概述。 根据本专利技术的一个方面，半导体器件具有半导体芯片以及其中安装了半导体芯片 的互连基板。互连基板具有：第一主表面，其中多个第一电极电连接到半导体芯片；与第一 主表面相反的第二主表面；以及插入第一主表面和第二主表面之间的互连区。第一电极包 括顺序设置的、用于接收预定频率下的信号供应的多个第一信号电极和第二信号电极。第 一信号电极和第二信号电极在其布置中分散设置。互连区具有：芯基板；分别形成在芯基 板的两个表面上的多个互连层；以及用于形成阻抗匹配电容的、穿过芯基板的多个第一通 孔。互连区进一步具有多个第一通路，该第一通路穿过在第一主表面一侧上形成到芯基本文档来自技高网...

【技术保护点】
一种半导体器件，所述半导体器件包括半导体芯片以及互连基板，所述互连基板具有安装在所述互连基板上的所述半导体芯片，其中，所述互连基板包括：第一主表面，所述第一主表面形成有电连接到所述半导体芯片的多个第一电极；第二主表面，所述第二主表面与所述第一主表面相反；以及互连区，所述互连区插入所述第一主表面和所述第二主表面之间，其中，所述第一电极包括顺序布置的多个第一信号电极和第二信号电极，所述第一信号电极和第二信号电极用于接收每个均在预定频率下的信号的供应，并且其中，所述第一信号电极和所述第二信号电极在其布置中分散设置，并且其中，所述互连区包括：芯基板；多个互连层，所述互连层分别形成在所述芯基板的两个表面上；用于形成阻抗匹配电容的多个第一通孔，所述第一通孔穿过所述芯基板；用于形成阻抗匹配电容的多个第一通路，所述第一通路穿过在所述第一主表面一侧上形成到所述芯基板的所述互连层；多个第一信号互连，所述第一信号互连连接到对应的所述第一信号电极；以及多个第二信号互连，所述第二信号互连连接到对应的所述第二信号电极，其中，每个第一通孔在与所述第一信号电极隔开第一互连长度的位置处与所述第一信号互连连接，并且其中，所述第一通路在与所述第二信号电极隔开第二互连长度的位置处与所述第二信号互连连接，所述第二互连长度基本上与所述第一互连长度相等。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：仮屋崎修一，及川隆一，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP