互连装置和方法制造方法及图纸

本发明专利技术提供互连装置和方法，其中，该方法包括：将第一芯片接合在第二芯片上；在第一芯片的非接合面上方沉积第一硬掩模层；在第一硬掩模层上方沉积第二硬掩模层；将第二硬掩模层用作第一蚀刻掩模来蚀刻第一半导体芯片的第一衬底；以及将第一硬掩模层用作第二蚀刻掩模来蚀刻第一芯片和第二芯片的IMD层。

【技术实现步骤摘要】
相关申请的交叉引用本申请涉及并且要求于2013年03月13日提交的标题为“Interconnect Apparatus and Method”的美国临时专利申请61/780,465号的优先权，其全部内容结合于此作为参考。
本专利技术总的来说涉及半导体领域，更具体地，涉及互连装置和方法。
技术介绍
由于各种电子元件（例如，晶体管、二极管、电阻器、电容器等）的集成度不断提高，半导体产业已经历了快速的发展。在大多数情况下，这种集成度的提高源自最小部件尺寸的不断减小（例如，将半导体工艺节点朝着亚20nm节点缩小），这使得更多部件能集成在给定区域中。随着近来对微型化、更高速度、更大带宽以及更低功耗和延迟的需求，对于更小和更具创造性的半导体管芯的封装技术的需求也正在增长。随着半导体技术的进一步发展，堆叠式半导体器件已作为有效替代出现来进一步降低半导体器件的物理尺寸。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。可将<br>两个或多个半导本文档来自技高网...

【技术保护点】
一种装置，包括：第一半导体芯片，包括第一衬底、多个第一金属间介电层和多条第一金属线，所述多条第一金属线在所述第一衬底上方形成在所述第一金属间介电层中；第二半导体芯片，接合在所述第一半导体芯片上，所述第二半导体芯片包括第二衬底、多个第二金属间介电层和多条第二金属线，所述多条第二金属线在所述第二衬底上方形成在所述第二金属间介电层中；以及导电插塞，连接在所述第一金属线和所述第二金属线之间，其中，所述导电插塞包括：第一部分，形成在所述第一半导体芯片内所形成的硬掩模层的第一面的上方，所述第一部分具有第一宽度，并且所述导电插塞的第一部分通过第一介电层与所述第一金属间介电层和所述第二金属间介电层隔离；和第二...

【技术特征摘要】
2013.03.13 US 61/780,465;2013.05.09 US 13/890,8411.一种装置，包括：
第一半导体芯片，包括第一衬底、多个第一金属间介电层和多条第一
金属线，所述多条第一金属线在所述第一衬底上方形成在所述第一金属间
介电层中；
第二半导体芯片，接合在所述第一半导体芯片上，所述第二半导体芯
片包括第二衬底、多个第二金属间介电层和多条第二金属线，所述多条第
二金属线在所述第二衬底上方形成在所述第二金属间介电层中；以及
导电插塞，连接在所述第一金属线和所述第二金属线之间，其中，所
述导电插塞包括：
第一部分，形成在所述第一半导体芯片内所形成的硬掩模层的第
一面的上方，所述第一部分具有第一宽度，并且所述导电插塞的第一部分
通过第一介电层与所述第一金属间介电层和所述第二金属间介电层隔离；
和
第二部分，形成在所述硬掩模层的第二面的上方，所述第二部分
具有的第二宽度大于或等于所述第一宽度，并且所述导电插塞的第二部分
通过第二介电层与所述第一金属间介电层隔离。
2.根据权利要求1所述的装置，其中：
所述硬掩模层由所述第一金属线形成。
3.根据权利要求1所述的装置，其中：
所述硬掩模层由所述第一半导体芯片的再分布线形成。
4.根据权利要求1所述的装置，其中：
所述硬掩模层由所述第一半导体芯片的接触件形成。
5.根据权利要求1所述的装置，其中：
所述第一部分位于第一沟槽内，所述第一沟槽位于所述第一金属线和
所述第二金属线之间，并且所述第一介电层沿着所述第一沟槽的侧壁而形
成；以及
所述第二部分位于第二沟槽内，所述第二沟槽位于所述第一金属线和

\t所述第一衬底的背面之间，并且所述第二介电层沿着所述第二沟槽的侧壁
而形成。
6.根据权利要求1所述的装置，其中：
所述第一部分位于第一沟槽内，所述第一沟槽位于所述第一半导体芯
片的接触件和所述第二金属线之间，并且所述第一介电层沿着所述第一沟
槽的侧壁而形成；以及
所述第二部分位于第二沟槽内，所述第二沟槽位于所述第一半导体芯
片的接触件和所述第一衬底的背面之间，并且所述第二介电层沿着所述第
二沟槽的侧壁而形成。
7.根据权利要求1所述的装置，其中：
所述第一部分位于第一沟槽内，所述第一沟槽位于所...

【专利技术属性】
技术研发人员：林政贤，蔡纾婷，杨敦年，刘人诚，洪丰基，周世培，高敏峰，陈思莹，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71