底切减轻的晶片级封装制造技术

本发明专利技术提供了晶片级封装器件和工艺，其利用干蚀刻处理来减轻金属晶种层的底切。在实施方式中，采用本发明专利技术的工艺的用于制造晶片级封装器件的方法包括：处理基板；将金属晶种层沉积在所述基板上；沉积和图案化抗蚀剂层；沉积再分布层结构；去除光致抗蚀剂层；以及干蚀刻金属晶种层。在各实施方式中，采用根据本发明专利技术的示例性工艺的晶片级封装器件包括：基板；设置在所述基板上的金属晶种层；以及形成在金属晶种层上的再分布层结构。金属晶种层被干蚀刻，从而底切得以减轻。

【技术实现步骤摘要】
底切减轻的晶片级封装
技术介绍
多年来，封装技术已经发展到开发更小、更便宜、更可靠和更环保的封装。例如，芯片级封装技术已经开发成采用表面积不大于集成电路芯片的面积的1.2倍的可直接表面安装的封装。晶片级封装(WLP)是芯片级封装技术，其涵盖了集成电路芯片在分割之前封装在晶片级的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。因此，晶片级封装通过允许在晶片级对晶片制造、封装、测试和烧焊处理一体化而简化了制造方法。半导体器件的制造中使用的传统制造方法采用显微光刻法将集成电路图案化到由诸如硅、砷化镓等半导体形成的圆形晶片中。通常，图案化的晶片被分割成单个集成电路芯片或裸片，以将集成电路彼此分开。单个集成电路芯片使用多种封装技术被组装或封装，以形成可以安装到印刷电路板上的半导体器件。
技术实现思路
本专利技术描述了一种半导体器件及其制造工艺，其采用利用干蚀刻处理(例如，等离子体蚀刻)的晶片级封装工艺，用于减轻(例如，减小、最小化和/或消除)金属晶种层的底切。因此可提供大阵列器件，同时保持晶片级封装(例如，更低的成本、更小的封装尺寸、高引脚数等)中固有的优点。在实施方式中，采用本专利技术的工艺的用于制造晶片级封装器件的方法包括:处理基板；将金属晶种层沉积在所述基板上；沉积和图案化抗蚀剂层；沉积再分布层结构；去除光致抗蚀剂层；以及干蚀刻金属晶种层。在各实施方式中，采用根据本专利技术的示例性工艺的晶片级封装器件包括:基板；设置在所述基板上的金属晶种层；以及形成在金属晶种层上的再分布层结构。金属晶种层被干蚀刻，从而底切得以减轻。该
技术实现思路
被提供来介绍下文在【具体实施方式】中进一步描述的简化形式的概念的选择。该
技术实现思路
并不用来标识所要求保护的主题的关键特征或必要特征，也不用来帮助确定所要求保护的主题的范围。【附图说明】将参照附图进行详细描述。说明书和附图的不同实例中可以使用相同的附图标记表示相似或相同的项目。图1是示意性局部剖面侧视图，示出了根据本专利技术的示例性实施方式的晶片级封装器件，其中，该晶片级封装器件包括:基板；金属晶种层，其已经利用干蚀刻处理进行了蚀刻；以及再分布层结构。图2是示出在用于制造诸如图1所示器件的晶片级封装器件的示例性实施方式中的方法的流程图。图3A至3D是示意性局部剖面侧视图，示出了根据图2所示方法制造诸如图1所示器件的晶片级封装器件。【具体实施方式】概述晶片级封装是芯片级封装技术，其涵盖了集成电路芯片在分割之前在晶片级进行封装的多种工艺。晶片级封装将晶片制造方法扩展至包括器件互连和器件保护方法。因此，晶片级封装通过允许在晶片级对晶片制造、封装、测试和烧焊处理一体化而简化了制造方法。与一些封装工艺相比，晶片级封装一般实现起来成本较低，这是由于该封装发生在晶片级，而其它类型的封装在条级(strip level)执行。然而，大阵列晶片级封装器件包括如下挑战，诸如受线/空间的设计规则限制的再分布层布线，以及可受热机械应力影响的板级可靠性。大阵列晶片级封装器件中这些挑战中的一些可能至少部分地由金属晶种层的底切所引起。在基线晶片级处理中，金属晶种层的底切通常通过湿蚀刻形成，由于执行了过度蚀刻来确保边缘防渗漏。当金属晶种层包括底切时，在随后的器件层中的裂纹往往起始于或靠近底切位置处，从而导致降低的板级可靠性。因此，本专利技术描述了一种晶片级封装器件和工艺，其包括利用干蚀刻处理来减轻(例如，减小、最小化和/或消除)金属晶种层的底切。因此可提供大阵列器件同时保持晶片级封装中固有的优点(例如，更低的成本、更小的封装尺寸、高引脚数等)。在实施方式中，采用本专利技术的工艺的用于制造晶片级封装器件的方法包括:处理基板；将金属晶种层沉积在所述基板上；沉积和图案化抗蚀剂层；沉积再分布层结构；去除光致抗蚀剂层；以及干蚀刻金属晶种层。在各实施方式中，采用根据本专利技术的示例性工艺的晶片级封装器件包括:基板；设置在所述基板上的金属晶种层；以及形成在金属晶种层上的再分布层结构。金属晶种层被干蚀刻，从而底切得以减轻。示例性实施方式图1示出根据本专利技术的示例性实施方式的晶片级封装器件100。如图所示，晶片级封装器件100包括基板102。基板102可包括多种材料。例如，基板102可包括钝化材料、电介质材料和/或半导体材料(例如，半导体器件的表面)。在各实施方式中，基板102可包括电介质材料(例如，聚苯并恶唑(PBO)或其它光可限定(photodefinable)的电介质膜)。在该实施方式中，电介质材料可以起到支撑后续层以及用作电绝缘体的作用。在其它实施方式中，晶片级封装器件100可包括诸如形成在晶片级集成电路封装器件上的电介质膜的基板102。在这些实施方式中，晶片级封装器件100包括其中有时形成有一个或多个集成电路的基板102。基板102可包括作为半导体晶片基板的一部分的例如硅晶片(例如，P-型晶片、η-型晶片，等等)、锗晶片，等等，其包括形成于其中的一个或多个集成电路。该集成电路可在半导体晶片基板的表面附近通过适当的前道工序(FEOL)制造工艺来形成。在各实施方式中，集成电路可以包括数字集成电路，模拟集成电路，混合信号集成电路，其组合等等。该集成电路可通过适当的前道工序(FEOL)制造工艺来形成。如图1所示，晶片级封装器件100包括设置在基板102上的金属晶种层104。在各实施方式中，金属晶种层104包括形成于半导体晶片或如图1所示的基板102上的金属化层。金属晶种层104的功能是提供低电阻的电路径(通常用于使得能够在基板表面进行均匀电镀)，适当地附着到基板表面(通常附着到含氧化物的电介质膜，例如ΡΒ0)，和/或以其它方式与后续的电镀处理可相容。在实施例中，晶片级封装器件100包括形成于基板102上的钛金属晶种层，基板102包括聚苯并恶唑(PBO)薄膜。在该实施例中，使用钛是因为其与其它材料良好的粘附性、其减少原生氧化物的能力、以及其良好的电气接触性能。此外，该实施方式中的钛可以通过溅射来沉积，这将在下面进一步讨论。在其它实施例中，金属晶种层104可以包括其它金属或金属合金，例如铜和铝。在各实施方式中，金属晶种层104可使用物理气相沉积方法(例如，溅射，离子电镀，或蒸发)以及化学气相沉积法进行沉积。在再分布层结构106的形成和干蚀刻步骤之后，金属晶种层104与金属晶种层104上随后形成的层(例如，再分布层)基本上齐平(例如，金属晶种层104的干蚀刻步骤之后露出的侧表面与再分布层结构基本齐平或平直)。下面将进一步讨论的干蚀刻步骤导致金属晶种层104的底切大幅度减轻，这提高了再分布层的线/空间按比例缩放的能力，允许较大的阵列，并可以提高板级可靠性(例如，减少热机械应力)。例如，热机械应力常常导致裂纹在金属晶种层104的底切的位置处开始。金属晶种层104的底切可以包括在湿蚀刻处理期间无意地和/或过度地去除材料(例如，经常在再分布层结构106的底部)。在示出底切的具体实施例中，具有约22 μ m的宽度的金属晶种层104被湿蚀刻，导致金属晶种层104的位于再分布层结构106和基板102之间的每个露出侧上出现约3 μ m的底切。利用用于蚀刻金属晶种层104的干蚀刻处理减轻了该具体实施例中的底切，因此避免裂缝从金属晶种层104的底切部处本文档来自技高网...

【技术保护点】
一种晶片级封装器件，包括：基板；金属晶种层，其设置在所述基板上；再分布层结构，其设置在所述金属晶种层上，其中，所述金属晶种层已被干蚀刻，并且所述金属晶种层的至少一个露出边缘与所述再分布层结构的对应露出边缘至少基本上齐平。

【技术特征摘要】
2013.03.06 US 13/786,5841.一种晶片级封装器件，包括: 基板； 金属晶种层，其设置在所述基板上； 再分布层结构，其设置在所述金属晶种层上，其中，所述金属晶种层已被干蚀刻，并且所述金属晶种层的至少一个露出边缘与所述再分布层结构的对应露出边缘至少基本上齐平。2.根据权利要求1所述的晶片级封装器件，其中，所述基板包括光可限定的电介质膜。3.根据权利要求1所述的晶片级封装器件，其中，所述金属晶种层包括钛晶种层。4.根据权利要求1所述的晶片级封装器件，其中，所述再分布层结构包括镀铜的再分布层结构。5.根据权利要求1所述的晶片级封装器件，其中，所述再分布层结构包括宽度小于约20 μ m的再分布层金属线。6.根据权利要求5所述的晶片级封装器件，其中，所述再分布层金属线包括宽度为约12 μ m的再分布层金属线。7.一种电子装置，包括: 印刷电路板；和 晶片级封装器件，其结合到所述印刷电路板上，所述晶片级封装器件包括: 基板； 金属晶种层，其设置在所述基板上； 再分布层结构，其设置在所述金属晶种层上，其中，所述金属晶种层已被干蚀刻，并且所述金属晶种层的至少一个露出边缘与所述再分布层结构的对应露出边缘至少基本上齐平。8.根据权利要求7所述的电子装置，其中，所述基板包括光可限定的电介质膜。9.根据权利要求7所述的电子装置...

【专利技术属性】
技术研发人员：V·汉德卡尔，C·劳克林，T·周，
申请(专利权)人：马克西姆综合产品公司，
类型：发明
国别省市：美国;US