堆叠式半导体结构及其制造方法技术

一种堆叠式半导体结构及其制造方法。堆叠式半导体结构包括第一基板、第二基板、第一半导体芯片、第二半导体芯片及表面黏贴元件。第一基板具有上表面。第二基板具有下表面。第一半导体芯片设于第一基板的上表面。第二半导体芯片设于第二基板的下表面。第一表面黏贴元件设于第一基板的上表面与第二基板的下表面之间并电性连接第一基板与第二基板。由于第一表面黏贴元件位于第一基板与第二基板之间，如此可缩小半导体结构的尺寸。

【技术实现步骤摘要】

本专利技术是有关于一种，且特别是有关于一种具有表面黏贴元件的。
技术介绍
随着科技发展，业界对半导体结构的功能及尺寸的需求愈来愈多，导致半导体结构的尺寸愈来愈小，而功能却愈来愈多。基于功能需求愈来愈多，半导体结构通常包含多个芯片及多个被动元件。 传统半导体结构将被动元件设于基板外，因此导致半导体结构的面积增大。因此，如何配置被动元件以缩小半导体结构尺寸为业界努力目标之一。 无线通信装置/系统通常包括具有天线的半导体结构以接收和发射信号。具有天线的半导体结构可装设在无线通信装置/系统的电路板或载板上，并透过额外设计的连接结构以达成半导体结构与无线通信装置/系统的电路板或载板之间的信号传输。 额外设计的连接结构不仅增加无线通信装置/系统整体成本，同时也增加无线通信装置/系统的体积。
技术实现思路
本专利技术有关于一种，一实施例中，表面黏贴兀件位于二基板之间，如此可缩小半导体结构横向尺寸。 根据本专利技术，提出一种堆叠式半导体结构。堆叠式半导体结构包括一第一基板、一第二基板、一第一半导体芯片、一第二半导体芯片、一第一表面黏贴兀件及一封装体。第一基板具有一上表面。第二基板具有一下表面。第一半导体芯片设于第一基板的上表面上。第二半导体芯片设于第二基板的下表面上。第一表面黏贴元件设于第一基板的上表面与第二基板的下表面之间并电性连接第一基板与第二基板。封装体包覆第一基板的上表面、第二基板的下表面、第一半导体芯片、第二半导体芯片与第一表面黏贴元件。 根据本专利技术，提出一种堆叠式半导体结构。堆叠式半导体结构包含第一衬底、第二衬底、至少一个表面安装元件、天线、至少一个第一导电孔和至少一个第二导电孔。第一衬底具有上表面。第二衬底具有上表面和下表面，所述下表面相对于所述上表面，所述第二衬底的下表面面对所述第一衬底的上表面。所述至少一个表面安装元件位于所述第一衬底的上表面和所述第二衬底的下表面之间且具有第一接点和第二接点，所述第一接点与所述第二接点分别接着于所述第一衬底的上表面，所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面。天线设置于所述第二衬底的上表面上。至少一个第一导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第一接点。至少一个第二导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第二接点。 根据本专利技术，提出一种堆叠式半导体结构的制造方法。制造方法包括以下步骤。提供一第一基板；设置一第一半导体芯片于第一基板的一上表面；提供一第二基板，其中第二基板的下表面设有一第二半导体芯片；以一第一表面黏贴元件连接第一基板的上表面与一第二基板的一下表面之间以电性连接第一基板与第二基板；以及，形成一封装体包覆第一基板的部分上表面、第二基板的部分下表面、第一半导体芯片、第二半导体芯片与第一表面黏贴元件。 根据本专利技术，提出一种堆叠式半导体结构的制造方法。制造方法包含以下步骤。提供至少一个第一衬底，每一第一衬底具有上表面；提供至少一个第二衬底，每一第二衬底具有上表面和下表面,所述下表面相对于所述上表面,每一第二衬底的上表面具有天线,且每一第二衬底具有第一导电孔以及第二导电孔，所述第一导电孔设于所述第二衬底且电性连接所述天线，且所述第二导电孔设于所述第二衬底且电性连接所述天线；在每一第二衬底的下表面和每一第一衬底的上表面之间提供具有第一接点和第二接点的至少一个表面安装元件，将所述至少一个表面安装元件的第一接点电性连接到所述第一衬底的第一表面和所述第一导电孔，并将所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面和所述第二导电孔。 [0011 ] 根据本专利技术，提出一种电子装置。电子装置包含载板和堆叠式半导体结构，所述载板具有角落，所述堆叠式半导体结构位于所述载板的所述角落上且包含第一衬底、第二衬底、至少一个表面安装元件、天线、至少一个第一导电孔和至少一个第二导电孔。第一衬底具有上表面。第二衬底具有上表面和下表面，所述下表面相对于所述上表面，所述第二衬底的下表面面对所述第一衬底的上表面。所述至少一个表面安装元件位于所述第一衬底的上表面和所述第二衬底的下表面之间且具有第一接点和第二接点，所述第一接点与所述第二接点分别接着于所述第一衬底的上表面，所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面。天线设置于所述第二衬底的上表面上。至少一个第一导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第一接点。至少一个第二导电孔设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第二接点。 为让本专利技术的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下: 【附图说明】 图1A绘示依照本专利技术一实施例的堆叠式半导体结构的剖视图。 图1B绘示图1A的俯视图。 图2绘示依照本专利技术另一实施例的堆叠式半导体结构的俯视图。 图3绘示依照本专利技术另一实施例的堆叠式半导体结构的俯视图。 图4绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图5绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图6绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图7绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图8绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图9绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图1OA至1G绘示图1A的堆叠式半导体结构的制造过程图。 图1lA至IlE绘示图4的堆叠式半导体结构的制造过程图。 图12A至12C绘示图7的堆叠式半导体结构的制造过程图。 图13A绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图13B绘示图13A的堆叠式半导体结构的电路示意图。 图14A绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图14B绘示图14A的堆叠式半导体结构的电路示意图。 图15绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图16绘示依照本专利技术另一实施例的堆叠式半导体结构的剖视图。 图17至21绘示图13A的堆叠式半导体结构的制造工艺图。 图22至26绘示图15的堆叠式半导体结构的制造工艺图。 图27A绘示图13A的堆叠式半导体结构的天线的示意图。 图27B绘示图27A的天线的反射损失示意图。 图28A绘示图13A的堆叠式半导体结构的天线的示意图。 图28B绘示图28A的天线的反射损失示意图。 图29A绘示图13A的堆叠式半导体结构应用在系统载板的示意图。 图29B绘示图29A所绘示的堆叠式半导体结构的天线的电流分布示意图。 图29C绘示图29A所示系统载板与堆叠式半导体结构的天线的电流分布示意图。 图30绘示图13A的堆叠式半导体结构的电路示意框图。 丰要元件符号说明: 100、200、300、400、500、600、700:堆叠式半导体结构 110、510、610:第一基板 111:第一基材 lllb、131b、132b:下表面 llls、131s、151s、152s、515s、535s:外侧面 lllu、112u、131u:上表面 112:第一线路层 11本文档来自技高网...

【技术保护点】
一种堆叠式半导体结构，其特征在于，包括：一第一基板，其具有一上表面；一第二基板，其具有一下表面；一第一半导体芯片，其设于该第一基板的该上表面；一第二半导体芯片，其设于该第二基板的该下表面；一第一表面黏贴元件，其设于该第一基板的该上表面与该第二基板的该下表面之间并电性连接该第一基板与该第二基板；以及一封装体，其包覆该第一基板的该上表面的一部分、该第二基板的该下表面的一部分、该第一半导体芯片、该第二半导体芯片与该第一表面黏贴元件。

【技术特征摘要】
2013.03.29 CN 201310109272.01.一种堆叠式半导体结构，其特征在于，包括: 一第一基板，其具有一上表面； 一第二基板，其具有一下表面； 一第一半导体芯片，其设于该第一基板的该上表面； 一第二半导体芯片，其设于该第二基板的该下表面； 一第一表面黏贴元件，其设于该第一基板的该上表面与该第二基板的该下表面之间并电性连接该第一基板与该第二基板；以及 一封装体，其包覆该第一基板的该上表面的一部分、该第二基板的该下表面的一部分、该第一半导体芯片、该第二半导体芯片与该第一表面黏贴元件。2.如权利要求1所述的堆叠式半导体结构，其特征在于，该第一表面黏贴元件包括一第一接点及一第二接点，该第一表面黏贴元件的该第一接点及该第二接点分别连接于该第一基板的该上表面与该第二基板的该下表面。3.如权利要求1所述的堆叠式半导体结构，其特征在于，该第一表面黏贴元件设于该第一基板上，该堆叠式半导体结构更包括: 一第二表面黏贴元件，其设于该第二基板上并与该第一表面黏贴元件对接。4.如权利要求3所述的堆叠式半导体结构，其特征在于，该第一表面黏贴元件及该第二表面黏贴元件各包括一第一接点及一第二接点，该第一表面黏贴元件的该第一接点及该第二接点分别与该第二表面黏贴元件的该第一接点及该第二接点对接。5.如权利要求1所述的堆叠式半导体结构，其特征在于，该封装体包括: 一第一封装体，其包覆该第一基板的该上表面的该部分、该第一半导体芯片及该第一表面黏贴元件；以及 一第二封装体，其包覆该第二基板的该下表面的该部分、该第二半导体芯片及该第二表面黏贴元件。6.如权利要求3所述的堆叠式半导体结构，其特征在于，该第一表面黏贴元件与该第二表面黏贴元件的对接高度大于该第一半导体芯片与该第二半导体芯片的总厚度，使该第一半导体芯片与该第二半导体芯片之间形成一空间； 该堆叠式半导体结构更包括: 一焊线，其位于该空间内。7.—种堆叠式半导体结构的制造方法，其特征在于，其包括: 提供一第一基板； 设置一第一半导体芯片于该第一基板的一上表面； 提供一第二基板，其中该第二基板的一下表面设有一第二半导体芯片； 以一第一表面黏贴兀件连接该第一基板的该上表面与该第二基板的该下表面之间，以电性连接该第一基板与该第二基板；以及 形成一封装体包覆该第一基板的部分该上表面、该第二基板的部分该下表面、该第一半导体芯片、该第二半导体芯片与该第一表面黏贴元件。8.如权利要求7所述的制造方法，其特征在于，于以该第一表面黏贴元件连接该第一基板的该上表面与该第二基板的该下表面之间的步骤中，该第一表面黏贴元件设于该第一基板上；该制造方法更包括:设置一第二表面黏贴元件于该第二基板并与该第一表面黏贴元件对接，其中该第一表面黏贴元件与该第二表面黏贴元件的对接高度大于该第一半导体芯片与该第二半导体芯片的总厚度，使该第一半导体芯片与该第二半导体芯片之间形成一空间；以及 形成一焊线，其中该焊线位于该空间内。9.一种堆叠式半导体结构，其特征在于，其包含: 第一衬底，其具有上表面； 第二衬底，其具有上表面和下表面，所述下表面相对于所述上表面，所述第二衬底的下表面面对所述第一衬底的上表面； 至少一个表面安装元件，所述至少一个表面安装元件位于所述第一衬底的上表面和所述第二衬底的下表面之间且具有第一接点和第二接点，所述第一接点与所述第二接点分别接着于所述第一衬底的上表面，所述至少一个表面安装元件的第二接点电性连接到所述第一衬底的接地面； 天线，其设置于所述第二衬底的上表面上； 至少一个第一导电孔，其设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第一接点；以及 至少一个第二导电孔，其设于所述第二衬底且电性连接所述天线以及所述至少一个表面接着元件的第二接点 。10.根据权利要求9所述的堆叠式半导体结构，其特征在于，其更包含封装体和屏蔽膜，封装体包覆第一衬底的部分上表面、第二衬底的部分下表面和至少一个表面安装元件，所述屏蔽膜至少包覆所述第一衬底的侧面、所述封装体的侧面和所述封装体的部分上表面。11.根据权利要求10所述的堆叠式半导体结构，其特征在于，其更包含第一金属层和第二金属层，所述第一金属层和所述第...

【专利技术属性】
技术研发人员：沈家贤，颜瀚琦，刘盈男，李维钧，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71