半导体器件制造方法技术

本发明专利技术公开了一种半导体器件制造方法，包括：在衬底上形形成具有不同宽度的多个硬掩模层图形；对衬底注入掺杂剂并退退火，在衬底中形成埋氧层；以硬掩模层图形为掩模，刻蚀衬底底形成不同宽度的多个鳍片；去除硬掩模层图形。依照本发明专利技术的的半导体器件制造方法，通过多次沉积/刻蚀不同材料层形成不同同宽度和/或高度的硬掩模，对掩模下方注入氧离子形成埋氧层并并刻蚀衬底，从而简便、高效控制了FinFET中Fin的形貌，并提高高了绝缘隔离效果。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，更具体地，涉及一种能简便有效控制鳍片 场效应晶体管（FinFET)中鳍片（Fin)宽度和高度的。
技术介绍
在当前的亚20nm技术中，三维多栅器件（FinFET或Tri-gate)是主要的器件结构， 这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。 例如，双栅SOI结构的M0SFET与传统的单栅体Si或者SOI M0SFET相比，能够抑 制短沟道效应（SCE)以及漏致感应势垒降低（DIBL)效应，具有更低的结电容，能够实现沟 道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流， 降低了对于有效栅氧厚度（EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区 顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。这 些器件由于尺寸小、结构复杂，相邻的沟道之间容易互相干扰，因此沟道的隔离技术变得越 来越重要。 现有的FinFET结构以及制造方法包括：1) SOI衬底的FinFET，利用光刻胶等掩 模刻蚀SOI衬底，自动停止在埋氧层上，剩余的顶部硅层形成鳍片，而由于埋氧层能良好 地绝缘隔离相邻的鳍片，因此无需额外的工艺步骤或者结构来隔离沟道；2)结隔离的体 衬底FinFET，利用掩模刻蚀体硅衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积填充氧化 物来侧向绝缘隔离相邻的鳍片，随后倾斜离子注入高剂量掺杂剂，在鳍片底部形成与上部 不同导电类型的注入掺杂区，利用PN结来隔离鳍片与衬底；3)基于材料来隔离的体衬底 FinFET，利用掩模刻蚀体衬底形成沟槽与鳍片，在鳍片之间的沟槽内沉积氧化物以侧向隔 离，在鳍片侧面形成氮化物等侧墙以提供保护，执行热氧化，使得未被侧墙保护的鳍片底部 部分或者全部被氧化以致于彼此相连形成横向的氧化层，利用得到的氧化层来隔离鳍片与 衬底。 在上述这些结构以及方法中，S0I衬底的FinFET虽然结构和工艺简单，但是衬底 材料成本高，不如体Si衬底易于用于大规模生产；体硅衬底上利用PN结隔离的FinFET利 用注入结隔离，隔离效果受到注入剂量、深度的制约而效果较差，并且注入工艺难以控制， 容易向沟道区引入额外的掺杂而影响器件导电性能；体硅衬底上利用横向选择氧化隔离的 FinFET则工艺复杂成本高昂，热氧化温度高，沟道区容易引入额外应力和应变从而影响导 电。此外，这些技术通常都是在形成硅鳍片的过程中制作，当FinFET采用后栅工艺制造时， 假栅形成之前形成硅鳍片过程中制作的隔离结构，经历后续工艺时绝缘性能可能受损。另 夕卜，当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方向（以下称为X-X'方向或者 第二方向，也即栅极线条延伸的方向）上形成的，对于沿沟道方向（以下称为Y-Y'方向或者 第一方向，也即鳍片线条延伸的方向）上鳍片之间以及与衬底的隔离则不够完善。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种创新性的，通过多次 沉积/刻蚀不同材料层形成不同宽度和/或高度的硬掩模，对掩模下方注入氧离子形成埋 氧层并刻蚀衬底，从而简便、高效控制了 FinFET中Fin的形貌，并提高了绝缘隔离效果。 实现本专利技术的上述目的，是通过提供一种，包括：在衬底上形 成具有不同宽度的多个硬掩模层图形；对衬底注入掺杂剂并退火，在衬底中形成埋氧层； 以硬掩模层图形为掩模，刻蚀衬底形成不同宽度的多个鳍片；去除硬掩模层图形。 其中，形成具有不同宽度的多个硬掩模层图形的步骤进一步包括：在衬底上形成 多个第一硬掩模层图形，具有多个不同宽度的开口；在开口中侧壁上形成多个第二硬掩模 层图形；在开口中填充第三硬掩模层；去除第一和第二硬掩模层图形，在衬底上留下第三 硬掩模层构成的多个硬掩模层图形。 其中，第一硬掩模层图形的材料包括多晶硅、非晶硅、非晶锗、非晶碳及其组合。 其中，第二硬掩模层图形的材料包括氧化硅、氮氧化硅、高k材料及其组合。 其中，第三硬掩模层的材料包括氮化硅、氮氧化硅、类金刚石无定形碳、非晶碳、非 晶锗及其组合。 其中，在开口中填充第三硬掩模层之后进一步包括：平坦化第三硬掩模层直至暴 露第一硬掩模层图形。 其中，在衬底和第一硬掩模层图形之间还形成具有衬垫层。 其中，掺杂剂至少包括氧。 其中，注入能量为50?150KeV，注入剂量为lel7?5el8cnT2。 其中，在1000?1200摄氏度下执行退火30s?2min。 其中，通过调节第二硬掩模层图形的厚度来控制第三硬掩模层构成的多个硬掩模 层图形的宽度。 依照本专利技术的，通过多次沉积/刻蚀不同材料层形成不同宽 度和/或高度的硬掩模，对掩模下方注入氧离子形成埋氧层并刻蚀衬底，从而简便、高效控 制了 FinFET中Fin的形貌，并提高了绝缘隔离效果。 【附图说明】 以下参照附图来详细说明本专利技术的技术方案，其中： 图1至图13为依照本专利技术的各步骤的剖面示意图；以及 图14为依照本专利技术的的示意性流程图。 【具体实施方式】 以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技 术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语第一、第 二、上、下、厚、薄等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非 特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。 参照图14以及图1?图9,在衬底上形成宽度和/或高度不同的多个硬掩模。 如图1所示，在衬底1上形成衬垫层2和第一硬掩模层3。提供衬底1，其可以是 体Si、SOI、体Ge、GeOI、SiGe、GeSb，也可以是III-V族或者II-VI族化合物半导体衬底， 例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电 路制造，衬底1优选地为体Si (诸如单晶娃晶片）或者S0I、SiGe等含娃材质。在本专利技术一 个优选实施例中，衬底1为单晶Si，以利于与CMOS工艺集成。优选地，通过LPCVD、PECVD、 HDPCVD、UHVCVD、MOCVD、MBE、ALD、热氧化、化学氧化等工艺，在衬底1上表面上形成衬垫层 2,以在后续刻蚀过程中保护衬底表面降低缺陷密度（自然，衬垫层2可以缺失)。衬垫层2的 材质例如是氧化硅、氮氧化硅。随后，在整个器件上沉积第一硬掩模层3，沉积方法包括但不 限于LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射等，其材质例如为多晶硅、 非晶硅、非晶锗、非晶碳等，以便稍后便于通过高选择性干法/湿法刻蚀去除。 如图2所示，在第一硬掩模层3上形成光刻胶图形4。通过旋涂、喷涂、丝网印刷 等方式，形成光刻胶层，并采用常规的光刻技术，例如i线光刻、UV光刻、电子束直写等，利 用不同的掩模板对光刻胶层曝光，随后显影，在光刻胶层中留下了形态不同的光刻胶图形 4。其中，光刻胶图形4至少具有不同形貌的多个开口 4A和4B (两者均可为多个)，第一开 口 4A的宽度要小于第二开口 4B，以便稍后形成更为精细的鳍片线条。因此，可以采用电子 束曝光来形成第一开口 4A (其宽本文档来自技高网...

【技术保护点】
一种半导体器件制造方法，包括：在衬底上形成具有不同宽度的多个硬掩模层图形；对衬底注入掺杂剂并退火，在衬底中形成埋氧层；以硬掩模层图形为掩模，刻蚀衬底形成不同宽度的多个鳍片；去除硬掩模层图形。

【技术特征摘要】
1. 一种半导体器件制造方法，包括： 在衬底上形成具有不同宽度的多个硬掩模层图形； 对衬底注入掺杂剂并退火，在衬底中形成埋氧层； 以硬掩模层图形为掩模，刻蚀衬底形成不同宽度的多个鳍片； 去除硬掩模层图形。2. 如权利要求1的半导体器件制造方法，其中，形成具有不同宽度的多个硬掩模层图 形的步骤进一步包括： 在衬底上形成多个第一硬掩模层图形，具有多个不同宽度的开口； 在开口中侧壁上形成多个第二硬掩模层图形； 在开口中填充第三硬掩模层； 去除第一和第二硬掩模层图形，在衬底上留下第三硬掩模层构成的多个硬掩模层图 形。3. 如权利要求2的半导体器件制造方法，其中，第一硬掩模层图形的材料包括多晶硅、 非晶硅、非晶锗、非晶碳及其组合，第二硬掩模层图形的材料包括氧化硅、氮氧化硅、高k材 料及其组合。4. 如权利要求2的半导体器件制...

【专利技术属性】
技术研发人员：唐兆云，闫江，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11