埋入式电阻制造技术

本发明专利技术公开一种埋入式电阻，其包含有一第一层间介电层、一盖层、一电阻层以及一盖膜。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。电阻层顺应覆盖沟槽，因而具有一U型的剖面结构。盖膜位于沟槽中以及电阻层上；或者，一种埋入式电阻，包含有一第一层间介电层、一盖层以及一块状电阻层。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。块状电阻层位于沟槽中。

【技术实现步骤摘要】

本专利技术涉及一种电阻，且特别是涉及一种埋入式电阻。
技术介绍
半导体芯片制作工艺中，常利用多晶硅材料来形成高阻抗电阻，这种电阻可以取代作为负载(load)的晶体管(transistor)。例如在静态随机存取记忆体(static random access memory,SRAM)内的晶体管可由多晶硅所形成的负载电阻取代，使SRAM内晶体管数量减少，而达到节省成本、提高集成度(integration)的目的。常见的负载电阻可大概分为多晶硅电阻(polysilicon resistor)以及扩散电阻(diffusion resistor)两种。多晶硅电阻包含有一掺杂多晶硅层，且其阻抗可以利用多晶硅层内的掺质浓度予以调整控制。至于扩散电阻则是先利用离子布植在一半导体基底内形成一掺杂层，然后再利用热扩散的方式来活化掺杂层内的离子，以调整其阻抗。一般而言，无论是多晶硅电阻或扩散电阻，大多具有一类似三明治结构，其两侧结构定义为一低阻抗区域，用来制作内连线的接触插塞，以使电阻与其他导线产生电连接，至于被夹于两侧低阻抗区域间的高阻抗区域则为电阻的主要结构，用来提供电子元件或电路设计中需求的高阻抗。随着电子产品的多样化及微小化，应用负载电阻的电路设计也日趋复杂，而对于负载电阻所占据的体积、所形成的位置以及所能提供的高阻抗等条件也愈来愈趋严苛。
技术实现思路
本专利技术的目的在于提出一种埋入式电阻，其先在材料层中形成沟槽，再将电阻材料填入其中以形成具有U型剖面结构或者块状的埋入式的电阻。为达上述目的，本专利技术提供一种埋入式电阻，包含有一第一层间介电层、一盖层、一电阻层以及一盖膜。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。电阻层顺应覆盖沟槽，因而具有一U型的剖面结构。盖膜位于沟槽中以及电阻层上。本专利技术提供一种埋入式电阻，包含有一第一层间介电层、一盖层以及一块状电阻层。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。块状电阻层位于沟槽中。基于上述，本专利技术提出一种埋入式电阻，其先在盖层等材料层中形成沟槽，再将具有U型剖面结构的电阻层或者块状电阻层形成于沟槽中，以形成埋入式的电阻。如此一来，本专利技术可解决形成于不同区域（例如晶体管区以及电阻区）的欲形成接触插塞的沟槽因深度差异过大而造成蚀刻不足或过蚀刻的问题；或者，形成于此些沟槽的接触插塞因长短差异太大而造成填洞不足或过填的问题；甚至在形成接触插塞后研磨层间介电层时，高度较短的接触插塞会因层间介电层的研磨而完全被移除。再者，由于本专利技术为埋入式电阻，故可避免现有在蚀刻电阻层以将其图案化时，造成的电阻层底层过蚀刻（undercut）的问题。附图说明图1-图4是本专利技术一第一实施例的埋入式电阻制作工艺的剖面示意图；图5是本专利技术一另一实施例的埋入式电阻制作工艺的剖面示意图；图6-图9是本专利技术一第二实施例的埋入式电阻制作工艺的剖面示意图；图10是本专利技术一另一实施例的埋入式电阻制作工艺的剖面示意图；图11是本专利技术第一实施例的具有牺牲栅极的埋入式电阻的剖面示意图；图12是本专利技术第二实施例的具有牺牲栅极的埋入式电阻的剖面示意图。符号说明10：绝缘结构20、20a：缓冲层110、110a：基底120：第一层间介电层130：盖层140、140a：电阻层140’、140a’：块状电阻层142、142a：垂直部150、150a：盖膜160：第二层间介电层A：第一区B：第二区C1：插槽接触插塞C2：接触插塞D：源/漏极区DG：牺牲栅极E1、E2：蚀刻制作工艺G：栅极K：外延结构M：MOS晶体管P1、P2：图案化光致抗蚀剂R1、R2、R3：沟槽T1、T2、T4、T5、T7：顶面T3、T6：顶端具体实施方式图1-图4是绘示本专利技术一第一实施例的埋入式电阻制作工艺的剖面示意图。如图1所示，一基底110包含一第一区A以及一第二区B，其中在本实施例中的第一区A为一晶体管区，而第二区B为一电阻区。一第一层间介电层120形成于第一区A以及第二区B的基底110上。第一层间介电层120可例如为一氧化层，但本专利技术不以此为限。一MOS晶体管M则设置于第一区A的第一层间介电层120中。多个绝缘结构10则分别位于MOS晶体管M旁的第二区B以及第一区A中。在本实施例中，第二区B为形成电阻于第一层间介电层120上方，因而特别设置绝缘结构10为一块状绝缘结构于大部分的第二区B的基底10中，以防止后续形成的电阻或连接电阻的接触插塞等贯穿第一层间介电层120至基底110时漏电，但本专利技术不以此为限。在其他实施例中，第二区B的基底110中的绝缘结构10也可由多个的绝缘结构组成，或者第二区B的基底110中也可能无绝缘结构位于其中。另外，设置于第一区A的基底110中的绝缘结构10则为使MOS晶体管M与其他未绘示的晶体管等半导体元件电性绝缘。接着，形成一盖层130于第一层间介电层120上。盖层130则例如为一氮化硅层，或者为一已掺杂碳的氮化硅层等，但本专利技术不以此为限。盖层130可隔绝MOS晶体管M的一栅极G（，特别是当栅极G为一金属栅极），以防止其于后续制作工艺中受损，或者与后续形成于上方的金属导线等电连接而漏电或短路。接着，例如进行一光刻暨蚀刻制作工艺，图案化盖层130及第一层间介电层120而形成多个沟槽（未绘示）暴露出MOS晶体管M的一源/漏极区D，然后填入金属（未绘示）并将其平坦化而形成多个插槽接触插塞C1（Slot Contacts）或多个柱状接触插塞（未绘示）于第一层间介电层120以及盖层130中，并电连接MOS晶体管M。MOS晶体管M又可包含外延结构K于栅极G侧边的基底110中且可部分区域与源/漏极区D重叠；以及，金属硅化物（未绘示）于源/漏极区D与插槽接触插塞C1之间，而此金属硅化物可于欲形成插槽接触插塞C1的沟槽形成前或形成后形成之。插槽接触插塞C1可例如由钨或铜等金属所组成，但本专利技术不以此为限。之后，形成一图案化光致抗蚀剂P1覆盖第一区A，但暴露出第二区B的欲形成电阻的区域。形成图案化光致抗蚀剂P1的方法可例如先全面覆盖一光致抗蚀剂（未绘示），再图案之。接着进行一蚀刻制作工艺E1，并搭配图案化光致抗蚀剂P1而蚀刻暴露出的盖层130，以于盖层130中形成一本文档来自技高网...

【技术保护点】
一种埋入式电阻，包含有：第一层间介电层，位于一基底上；盖层，位于该第一层间介电层上，其中该盖层具有一沟槽；电阻层，顺应覆盖该沟槽，因而具有一U型的剖面结构；以及盖膜，位于该沟槽中以及该电阻层上。

【技术特征摘要】
1.一种埋入式电阻，包含有：
第一层间介电层，位于一基底上；
盖层，位于该第一层间介电层上，其中该盖层具有一沟槽；
电阻层，顺应覆盖该沟槽，因而具有一U型的剖面结构；以及
盖膜，位于该沟槽中以及该电阻层上。
2.如权利要求1所述的埋入式电阻，还包含：
MOS晶体管设置于该电阻层旁边的该第一层间介电层中。
3.如权利要求2所述的埋入式电阻，还包含：
多个插槽接触插塞（Slot Contacts）设置于该第一层间介电层中以及电
连接该ＭＯＳ晶体管。
4.如权利要求1所述的埋入式电阻，其中该电阻层包含氮化钛层。
5.如权利要求1所述的埋入式电阻，其中该盖膜包含一介电材。
6.如权利要求1所述的埋入式电阻，还包含：
缓冲层，设置于该盖层上，但暴露出该电阻层以及该盖膜。
7.如权利要求6所述的埋入式电阻，其中该缓冲层延伸至该沟槽内并覆
盖该沟槽但位于该电阻层下方。
8.如权利要求6所述的埋入式电阻，其中该盖膜的一顶面与该盖层上的
该缓冲层的一顶面齐平。
9.如权利要求1所述的埋入式电阻，其中U型的该电阻层具有至少一
垂直部平行于该沟槽的侧面，且该盖膜的一顶面与该垂直部的顶端齐平。
10.如权利要求2所述的埋入式电阻，还包含：
第二层间介电层，位于该盖层、该电阻层以及该盖膜上。
11.如权利要求10所述的埋入式电阻，还包含：
多个接触插塞（Contact Plugs），且一部分的该些接触插塞位于该第二层
间介电层中并分别电连接该电阻层，而另一部分的该些接触插塞位于该第二
层间介电层、该盖层以及该缓冲层中并分别电连接该MOS晶体管。
12.如权利要求11所述的埋入式电阻，还包含：
至少一牺牲栅极，位于该第一层间介电层中以及...

【专利技术属性】
技术研发人员：洪庆文，黄志森，曹博昭，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71