半导体元件及其制造方法与操作方法技术

本发明专利技术公开了一种半导体元件及其制造方法与操作方法。半导体元件包括一衬底、一第一阱(well)、一第一重掺杂区(heavily doping region)、至少一第二重掺杂区、一栅极层、一第三重掺杂区以及一第四重掺杂区。第一阱设置于衬底上，第一重掺杂区设置于第一阱内，第二重掺杂区设置于第一重掺杂区内，栅极层设置于第一阱上，第三重掺杂区设置于衬底上，第四重掺杂区设置于第一阱内。第一重掺杂区、第三重掺杂区及第四重掺杂区具有一第一掺杂型态且彼此分隔开，第一阱及第二重掺杂区有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。

【技术实现步骤摘要】

本专利技术是有关于一种，且特别是有关于一种用于静电放电(electrostatic discharge,ESD)保护的。
技术介绍
由于延伸漏极金属氧化物半导体场效晶体管(extended drain MOSFET,EDM0SFET)、侧向扩散金属氧化物半导体场效晶体管(lateraldouble-diffused MOSFET,LDM0SFET)及降低表面场(reduced surface field, RE SURF)技术与既有的互补金属氧化物半导体(CMOS)工艺兼容，因此是常用来制作输出驱动器(output driver)的高压元件。典型的高电压装置的静电放电(ESD)的效能，常取决于对应的装置所有的宽度和表面或侧面规则。高电压装置典型的特性为其具有一低导通电阻(on-state resistance, Rdson)、一高崩溃电压(breakdown voltage)、以及一低维持电压(holdingvoltage)。在静电放电的事件发生期间，低导通电阻可以使静电放电的电流更集中于装置的表面上或者装置的漏极区域的边缘上。高电流及强电场的作用，会造成此装置的表面结的物本文档来自技高网...

【技术保护点】
一种半导体元件，包括：一衬底；一第一阱(well)，设置于该衬底上；一第一重掺杂区(heavily doping region)，设置于该第一阱内；至少一第二重掺杂区，设置于该第一重掺杂区内；一栅极层，设置于该第一阱上；一第三重掺杂区，设置于该衬底上；以及一第四重掺杂区，设置于该第一阱内；其中该第一重掺杂区、该第三重掺杂区及该第四重掺杂区具有一第一掺杂型态且彼此分隔开，该第一阱及该第二重掺杂区有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。

【技术特征摘要】
1.一种半导体元件，包括: 一衬底； 一第一讲(well),设置于该衬底上； 一第一重掺杂区(heavily doping reg1n),设置于该第一讲内； 至少一第二重掺杂区，设置于该第一重掺杂区内； 一栅极层，设置于该第一讲上； 一第三重掺杂区，设置于该衬底上；以及 一第四重掺杂区，设置于该第一阱内； 其中该第一重掺杂区、该第三重掺杂区及该第四重掺杂区具有一第一掺杂型态且彼此分隔开，该第一阱及该第二重掺杂区有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。2.根据权利要求1所述的半导体元件，更包括多个接触点(contact),电性连接该第一重掺杂区及该第二重掺杂区至一源极端。3.根据权利要求1所述的半导体元件，更包括一第二阱，设置于该第三重掺杂区内并朝向该衬底延伸，其中该第二阱具有该第一掺杂型态。4.根据权利要求3所述的半导体元件，更包括一第三阱，设置于该衬底及该第三重掺杂区之间，其中该第三阱具有该第一掺杂型态，该第二阱延伸至该第三阱中。5.根据权利要求3所述的半导体元件，其中该第二阱包括一第一区域及一第二区域，该第一区域及该第二区域系彼此分隔开，该半导体元件更包括至少一第五重掺杂区，设置于该第三重掺杂区内且位于该第一区域和该第二区域之间，其中该第五重掺杂区具有该第二掺杂型态。6.根据权利要求1所述的半导体元件，更包括一第一轻掺杂区(Iightlydopingreg1n)，设置于该第一阱和该第四重掺杂区之间，其中该第一轻掺杂区具有该第一掺杂型态。7.根据权利要求1所述的半导体元件，更包括一第二阱，设置于该衬底上，其中该第三重掺杂区设置于该第二阱内，该第二阱具有该第一掺杂型态。8.根据权利要求1所述的半导体元件，更包括: 一场氧化层，设置于该第一...

【专利技术属性】
技术研发人员：陈永初，陈信良，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71