半导体器件制造技术

MOSFET(1)设置有：衬底(10)，其包括碳化硅、在其一个主表面(10A)侧开口、具有被形成在其中的具有侧壁表面(19A)的沟槽(19)；栅极绝缘膜(21)，其被形成为与侧壁表面(19A)的顶部接触；以及栅电极(23)，其被形成为与栅极绝缘膜(21)的顶部接触，其中，在位于侧壁表面(19A)上并且一边上的长度为100nm的正方形区域内的表面粗糙度为1.0nm RMS或更小。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件
本专利技术涉及一种半导体器件，并且更加具体地，涉及一种具有被形成在包括沟槽壁表面的区域中的沟道区的沟槽栅极型半导体器件。
技术介绍
近年来，为了实现半导体器件的高击穿电压、低功率，以及在高温环境下的利用，已经开始采用碳化硅作为用于半导体器件的材料。碳化硅是具有比硅的带隙大的带隙的宽带隙半导体，在传统上已经使用硅作为用于半导体器件的材料。因此，通过采用碳化硅作为用于半导体器件的材料，半导体器件能够具有高击穿电压、减小的导通电阻等等。此外，与采用硅作为其材料的半导体器件相比，即使在高温环境下，由此采用碳化硅作为其材料的半导体器件有利地具有被较少地劣化的特性。在这样的采用碳化硅作为其材料的半导体器件中，已经提出对于单位单元的小型化等等有利的沟槽栅极型。此外，已经提出了通过避免由离子诸如对沟道形成表面造成的损坏来提高在沟槽栅极型半导体器件中的开关特性(参见例如日本专利特开No.9-74191(专利文献1))。引用列表专利文献PTL1：日本专利特开No.9-74191
技术实现思路
技术问题然而，即使如在专利文献1中所描述地避免通过离子注入对沟道表面的损坏，沟槽栅极型半导体器件也可能具有增加的沟道电阻，并且可以进一步要求减小导通电阻。已经提出本专利技术以处理这样的问题，并且本专利技术的一个目的是为了提供一种半导体器件，该半导体器件能够抑制沟槽栅极型半导体器件的沟道电阻，并且实现导通电阻的进一步减小。技术解决方案根据本专利技术的半导体器件包括：衬底，在该衬底中形成有沟槽，并且该衬底由碳化硅制成，该沟槽在一个主表面侧开口并且具有侧壁表面；栅极绝缘膜，该栅极绝缘膜被形成在与其接触的侧壁表面上；以及栅电极，该栅电极被形成在与其接触的栅极绝缘膜上。衬底包括源极区，该源极区具有第一导电类型，该源极区被布置为在侧壁表面处被暴露；和体区，该体区具有第二导电类型，该体区被布置在相对于源极区与主表面相反的位置上，与源极区接触，并且在侧壁表面处被暴露。在侧壁表面中具有100nm的各个边的正方形区域具有以RMS表示的不大于1.0nm的表面粗糙度。本专利技术的专利技术人研究了即使避免通过离子注入对沟道形成表面的损坏也不能够充分地减小沟道栅极型半导体器件的沟道电阻的理由。结果，专利技术人已经发现，与传统的表面粗糙度相比，通过减小要形成沟道区的沟槽的侧壁表面的表面粗糙度，能够减小沟道电阻。更加具体地，在如在具有100nm的各个边的正方形区域中计算的微观范围中，通过将侧壁表面的表面粗糙度设定为以RMS表示的不大于1.0nm，能够有效地减小沟道电阻。在根据本专利技术的半导体器件中，沟槽的侧壁表面的微观表面粗糙度被减小到以RMS表示的不大于1.0nm。结果，根据按照本专利技术的半导体器件，能够提供一种能够抑制沟道电阻并且实现进一步减小导通电阻的沟槽栅极型半导体器件。通过将微观表面粗糙度设定为以RMS表示的不大于0.4nm，能够进一步减小沟道电阻。另一方面，由于在碳化硅晶体内的原子排列，微观表面粗糙度不小于0.07nm。例如，通过AFM(原子力显微镜)，能够测量这样的微观表面粗糙度。在上述的半导体器件中，侧壁表面可以具有比主表面的表面粗糙度低的表面粗糙度。因此，通过减小侧壁表面的表面粗糙度以小于主表面的表面粗糙度，能够更加可靠地抑制沟道电阻。在上述半导体器件中，沟槽可以还具有底壁表面，该底壁表面被形成为与侧壁表面相交，并且侧壁表面可以具有比底壁表面的表面粗糙度低的表面粗糙度。因此，通过减小侧壁表面的表面粗糙度以小于沟槽的底壁表面的表面粗糙度，能够更加可靠地抑制沟道电阻。在上述半导体器件中，由侧壁表面相对于构成衬底的碳化硅的{01-12}面形成的角可以小于由主表面相对于构成衬底的碳化硅的{0001}面形成的角。通过使侧壁表面接近{01-12}面，能够减小沟道电阻。另外，通过将由侧壁表面相对于{01-12}面形成的角减小到使得该角小于由主表面相对于{0001}面形成的角，即，衬底主表面相对于{0001}面的偏离角，能够进一步可靠地抑制沟道电阻。在上述半导体器件中，由主表面相对于构成衬底的碳化硅的{0001}面形成的角可以不大于8°。因此，当从通过在允许容易生长的<0001>方向中生长碳化硅而制作的单晶碳化硅的晶锭获得SiC衬底时，能够以高产率获得并且以较低的成本制造衬底。在上述半导体器件中，侧壁表面可以对应于构成衬底的碳化硅的特定晶面。通过使用特定晶面构成侧壁表面，侧壁表面的微观表面粗糙度能够被容易地减小到以RMS表示的不大于1.0nm。在上述半导体器件中，侧壁表面可以对应于包括构成衬底的碳化硅的(0-33-8)面的(0-11-2)面。通过使用由(0-11-2)面制成的晶面构成侧壁表面，能够进一步减小沟道电阻。因为当(0-11-2)面被微观地形成为包括(0-33-8)面的(0-11-2)面时，(0-11-2)面变成化学稳定的，能够相对容易地形成(0-11-2)面。更加具体地，通过被形成为通过交替地设置(0-33-8)面和被连接到(0-33-8)面且不同于(0-33-8)面的、例如(0-11-1)面的另一面构成的面能够相对容易地形成(0-11-2)面。在此，术语“微观地”指的是“精密到使得考虑至少大约是原子间的间距的两倍大的尺寸的程度”。在上述半导体器件中，可以通过热蚀刻形成侧壁表面。因此，使用碳化硅的特定晶面容易地构成侧壁表面。专利技术的有益效果从上面的描述显然的是，根据按照本专利技术的半导体器件，能够提供一种半导体器件，该半导体器件能够抑制沟槽栅极型半导体器件的沟道电阻，并且实现导通电阻的进一步减小。附图说明图1是示出MOSFET的结构的示意性的横截面图。图2是示意性地示出用于制造MOSFET的方法的流程图。图3是用于图示用于制造MOSFET的方法的示意性的横截面图。图4是用于图示用于制造MOSFET的方法的示意性的横截面图。图5是用于图示用于制造MOSFET的方法的示意性的横截面图。图6是用于图示用于制造MOSFET的方法的示意性的横截面图。图7是用于图示用于制造MOSFET的方法的示意性的横截面图。图8是用于图示用于制造MOSFET的方法的示意性的横截面图。图9是用于图示用于制造MOSFET的方法的示意性的横截面图。图10是用于图示用于制造MOSFET的方法的示意性的横截面图。图11是用于图示用于制造MOSFET的方法的示意性的横截面图。具体实施方式在下文中，将会参考附图描述本专利技术的实施例。应注意的是，在下面提及的附图中，相同或者相对应的部分被给予相同的附图标记并且没有被重复地描述。此外，在本说明书中，通过[]表示单独取向，通过<>表示群取向，通过()表示单独的面，并且通过{}表示群面。另外，负指数应当通过在数字上面放上“-”(横条)来被晶体学地指示，但是在本说明书中通过在数字前面放上负号来指示。此外，六方晶碳化硅的Si(硅)面被定义为(0001)面，并且其C(碳)面被定义为(000-1)面。结果，例如，在{01-12}面当中，在Si面侧的面被表达为(01-12)面，并且在C面侧的面被表达为(0-11-2)面。在此，在Si面侧的面指的是相对于Si面具有小于90°的角的面，并且在C面侧的面指的是相对于C面具有小于90°的角的面。首先，作为本专利技术的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，所述衬底具有形成在所述衬底中的沟槽，并且所述衬底由碳化硅制成，所述沟槽在一个主表面侧开口并且具有侧壁表面；栅极绝缘膜，所述栅极绝缘膜与所述侧壁表面接触地形成在所述侧壁表面上；以及栅电极，所述栅电极与所述栅极绝缘膜接触地形成在所述栅极绝缘膜上，其中，所述衬底包括具有第一导电类型的源极区，所述源极区被布置为在所述侧壁表面处被暴露，以及具有第二导电类型的体区，所述体区相对于所述源极区被布置在与所述一个主表面相反的位置上，所述体区与所述源极区接触，并且在所述侧壁表面处被暴露，并且在所述侧壁表面中的每个边为100nm的正方形区域具有以RMS表示的不大于1.0nm的表面粗糙度。

【技术特征摘要】
【国外来华专利技术】2011.12.19 JP 2011-2770461.一种半导体器件，包括：衬底，所述衬底具有形成在所述衬底中的沟槽，并且所述衬底由碳化硅制成，所述沟槽在一个主表面侧开口并且具有侧壁表面；栅极绝缘膜，所述栅极绝缘膜与所述侧壁表面接触地形成在所述侧壁表面上；以及栅电极，所述栅电极与所述栅极绝缘膜接触地形成在所述栅极绝缘膜上，其中，所述衬底包括具有第一导电类型的源极区，所述源极区被布置为在所述侧壁表面处被暴露，以及具有第二导电类型的体区，所述体区相对于所述源极区被布置在与所述一个主表面相反的位置上，所述体区与所述源极区接触，并且在所述侧壁表面处被暴露，并且在所述侧壁表面中的每个边为100nm的正方形区域具有以RMS表示的不大于1.0nm的表面粗糙度，其中，由所述侧壁表面相对于构成所述衬底的碳化硅...

【专利技术属性】
技术研发人员：增田健良，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本;JP