半导体封装结构及其制作方法技术

一种半导体封装结构及其制作方法，半导体封装结构包括：一芯片单元、一封装单元及一电极单元。芯片单元包括至少一半导体芯片，具有一顶面、一底面及一连接于顶面与底面之间的围绕侧面，且半导体芯片的底面上具有一第一导电焊垫及一第二导电焊垫。封装单元包括一覆盖半导体芯片的顶面与围绕侧面的封装体。封装体的两个相反侧端上分别具有一第一侧端部及一第二侧端部。电极单元包括一包覆封装体的第一侧端部的第一电极结构及一包覆封装体的第二侧端部的第二电极结构。第一电极结构与第二电极结构彼此分离一预定距离，且第一电极结构与第二电极结构分别电性接触第一导电焊垫与第二导电焊垫。

【技术实现步骤摘要】
半导体封装结构及其制作方法
本专利技术涉及一种封装结构及其制作方法，尤指一种半导体封装结构及其制作方法。
技术介绍
在现有技术中，对于设计与制造双向阻碍式瞬态电压抑制器上一直面临一个技术瓶颈，这个技术瓶颈就是双向阻碍式瞬态电压抑制器的基极是连接至一漂移电位端。具体而言，双向阻碍式TVS为利用具有相同射极-基极与集极-基极崩溃电压的对称NPN/PNP架构所构成。然而，这样的构成方式经常会导致漂移基极，进而使得经过时间的电压变化（如dv/dt）更为困难。这经过时间的电压变化更导致漏电流关系，其主要起因于当基极是漂移的，电压dv/dt的改变将引起相等的电容，以产生充与放电流，进而造成漏电流的增加。关于瞬态电压抑制器（TransientVoltageSuppressor，TVS），一般应用于保护集成电路，以避免集成电路会因为负担过大的电压而造成的损伤。集成电路一般设计在一正常电压范围下运作。然而，在例如静电放电（ESD）的状况下，电快速地瞬变并闪电，此时无法预期与无法控制的高电压可能意外地击穿电路。在类似集成电路发生负载过大电压的这类损伤状况时，就需要使用TVS来提供保护功能。当集成电路中实施的元件数量增加时，将使得集成电路在遇到过大电压损伤时更容易造成损伤，此时对TVS防护的需求也更增加。TVS的应用范例如USB电源与数据线防护、数字影讯界面、高速以太网络、笔记型电脑、显示器与平面显示器等等。然而，以TVS为例，传统的芯片封装方式需要经由一承载基板来承载功能芯片，并且需要经由打线来达成功能芯片与承载基板之间的电性连接，因此造成传统封装体积过大、制作成本增加、电流传送速度降低、及运用在高频时容易受到干扰而导致电性效能不佳等问题。
技术实现思路
本专利技术实施例在于提供一种半导体封装结构及其制作方法，其可有效解决“传统的芯片封装方式需要经由一承载基板来承载功能芯片，并且需要经由打线来达成功能芯片与承载基板之间的电性连接”的缺陷。本专利技术其中一实施例所提供的一种半导体封装结构，其包括：一芯片单元（也可称为“晶片单元”）、一封装单元及一电极单元。所述芯片单元包括至少一半导体芯片，其中至少一所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且至少一所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫。所述封装单元包括一覆盖至少一所述半导体芯片的所述顶面与所述围绕侧面的封装体，其中所述封装体的两个相反侧端上分别具有一第一侧端部及一第二侧端部。所述电极单元包括一包覆所述封装体的所述第一侧端部的第一电极结构及一包覆所述封装体的所述第二侧端部的第二电极结构，其中所述第一电极结构与所述第二电极结构彼此分离一预定距离，且所述第一电极结构与所述第二电极结构分别电性接触所述第一导电焊垫与所述第二导电焊垫。本专利技术另外一实施例所提供的一种半导体封装结构的制作方法，其包括下列步骤：首先，切割一晶圆，以形成多个彼此分开的半导体芯片，其中每一个所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且每一个所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫；接着，将每一个所述半导体芯片倒置且定位在一容置空间内，以使得所述第一导电焊垫与所述第二导电焊垫均被相对应的所述半导体芯片所遮盖；然后，填充封装材料于所述容置空间内，以覆盖多个所述半导体芯片；接下来，切割所述封装材料，以形成多个封装体，其中每一个所述封装体覆盖每一个相对应的所述半导体芯片的所述顶面与所述围绕侧面，且每一个所述封装体的两个相反侧端上分别具有一第一侧端部及一第二侧端部；最后，形成多个第一电极结构及多个第二电极结构，其中每一个所述第一电极结构包覆相对应的所述封装体的所述第一侧端部且电性连接相对应的所述半导体芯片的所述第一导电焊垫，且每一个所述第二电极结构包覆相对应的所述封装体的所述第二侧端部且电性连接相对应的所述半导体芯片的所述第二导电焊垫。本专利技术的有益效果可以在于，本专利技术实施例所提供的半导体封装结构及其制作方法，其可通过“一覆盖至少一所述半导体芯片的所述顶面与所述围绕侧面的封装体”与“填充封装材料于所述容置空间内，以覆盖多个所述半导体芯片”的设计，以使得本专利技术的半导体封装结构及其制作方法可有效解决“传统的芯片封装方式需要经由一承载基板来承载功能芯片，并且需要经由打线来达成功能芯片与承载基板之间的电性连接”的缺陷。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而所附图式仅提供参考与说明用，并非用来对本专利技术加以限制者。附图说明图1为本专利技术半导体封装结构的制作方法的流程图。图2A为本专利技术半导体封装结构的制作方法的步骤S100的制作示意图。图2B为本专利技术半导体封装结构的制作方法的步骤S102的制作示意图。图2C为本专利技术半导体封装结构的制作方法的步骤S104的制作示意图。图2D为本专利技术半导体封装结构的制作方法的步骤S106的制作示意图。图2E为本专利技术半导体封装结构的制作方法的步骤S108的制作示意图。图2F为本专利技术半导体封装结构的制作方法的步骤S110的制作示意图。图2G为本专利技术半导体封装结构的制作方法的步骤S112的制作示意图。图2H为本专利技术半导体封装结构的制作方法的步骤S114的制作示意图。图2I为本专利技术半导体封装结构的制作方法的步骤S116的制作示意图。图3A为本专利技术半导体封装结构的制作方法中提供半导体芯片的侧视示意图。图3B为本专利技术半导体封装结构的制作方法中形成封装体的侧视示意图。图3C为本专利技术半导体封装结构的制作方法中形成第一内导电层与第二内导电层的侧视示意图。图3D为本专利技术半导体封装结构的制作方法中形成第一中导电层与第二中导电层的侧视示意图。图3E为本专利技术半导体封装结构的制作方法中形成第一外导电层与第二外导电层以完成半导体封装结构的制作过程的侧视示意图。图4为本专利技术半导体封装结构设置于基板本体上的侧视剖面示意图。图5A为本专利技术封装体包覆半导体芯片的侧视示意图。图5B为本专利技术经由电镀的方式来形成多个导电材料的侧视示意图。图5C为本专利技术形成多个绝缘材料的侧视示意图。图5D为本专利技术经由蚀刻的方式移除每一个导电材料中没有被相对应的绝缘材料所包覆的一部分的侧视示意图。图5E为本专利技术移除多个绝缘材料的侧视示意图。图5F为本专利技术分别形成多个第一中导电层及多个第二中导电层的侧视示意图。图5G为本专利技术分别形成多个第一外导电层及多个第二外导电层的侧视示意图。【主要元件符号说明】半导体封装结构Z芯片单元1半导体芯片10第一导电焊垫10A第二导电焊垫10B顶面100底面101围绕侧面102倒圆角103封装单元2封装材料20’切割轨迹200’封装体20第一侧端部20A第二侧端部20B上表面200围绕表面201下表面202电极单元3导电材料300’绝缘材料301’第一电极结构31第一内导电层310第一中导电层311第一外导电层312第一底端3120第二电极结构32第二内导电层320第二中导电层321第二外导电层322第二底端3220基板单元4基板本体40焊锡S晶圆W黏着基板H围绕形挡墙D容置空间R具体实施方式请参阅图1、图2A至图2I、及图3所示，本专利技术提供一种半本文档来自技高网...

【技术保护点】
一种半导体封装结构，其特征在于，包括：一芯片单元，所述芯片单元包括至少一半导体芯片，其中至少一所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且至少一所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫；一封装单元，所述封装单元包括一覆盖至少一所述半导体芯片的所述顶面与所述围绕侧面的封装体，其中所述封装体的两个相反的侧端上分别具有一第一侧端部及一第二侧端部；以及一电极单元，所述电极单元包括一包覆所述封装体的所述第一侧端部的第一电极结构及一包覆所述封装体的所述第二侧端部的第二电极结构，其中所述第一电极结构与所述第二电极结构彼此分离一预定距离，且所述第一电极结构与所述第二电极结构分别电性接触所述第一导电焊垫与所述第二导电焊垫。

【技术特征摘要】
1.一种半导体封装结构，其特征在于，包括：一芯片单元，所述芯片单元包括至少一半导体芯片，其中至少一所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且至少一所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫；一封装单元，所述封装单元包括一覆盖至少一所述半导体芯片的所述顶面与所述围绕侧面的封装体，其中所述封装体的两个相反的侧端上分别具有一第一侧端部及一第二侧端部；以及一电极单元，所述电极单元包括一包覆所述封装体的所述第一侧端部的第一电极结构及一包覆所述封装体的所述第二侧端部的第二电极结构，其中所述第一电极结构与所述第二电极结构彼此分离一预定距离，且所述第一电极结构与所述第二电极结构分别电性接触所述第一导电焊垫与所述第二导电焊垫；其中，所述封装体具有一与至少一所述半导体芯片的所述顶面相对应的上表面、一从所述上表面向下延伸且与至少一所述半导体芯片的所述围绕侧面相对应的围绕表面及一从所述围绕表面向内延伸且仅使至少一所述半导体芯片的所述第一导电焊垫与所述第二导电焊垫外露的下表面；其中，所述第一电极结构包覆所述封装体的所述上表面的其中一部分、所述封装体的所述围绕表面的其中一部分、所述封装体的所述下表面的其中一部分、及至少一所述半导体芯片的所述底面的其中一部分，且所述第二电极结构包覆所述封装体的所述上表面的另外一部分、所述封装体的所述围绕表面的另外一部分、所述封装体的所述下表面的另外一部分、及至少一所述半导体芯片的所述底面的另外一部分。2.根据权利要求1所述的半导体封装结构，其特征在于，至少一所述半导体芯片的所述底面从所述封装体裸露出来，且所述封装体的外缘处具有多个倒圆角。3.根据权利要求1所述的半导体封装结构，其特征在于，所述第一电极结构包括一包覆所述封装体的所述第一侧端部且电性接触至少一所述半导体芯片的所述第一导电焊垫的第一内导电层、一用于包覆所述第一内导电层的第一中导电层、及一用于包覆所述第一中导电层的第一外导电层，且所述第二电极结构包括一包覆所述封装体的所述第二侧端部且电性接触至少一所述半导体芯片的所述第二导电焊垫的第二内导电层、一用于包覆所述第二内导电层的第二中导电层、及一用于包覆所述第二中导电层的第二外导电层。4.根据权利要求1所述的半导体封装结构，其特征在于，还进一步包括：一基板单元，所述基板单元包括一基板本体，其中所述第一电极结构的底端与所述第二电极结构的底端均与所述基板本体电性接触，且所述第一电极结构与所述第二电极结构分别经由两个焊锡以与所述基板本体电性连接。5.一种半导体封装结构的制作方法，其特征在于，包括下列步骤：对一晶圆进行切割处理，以形成多个彼此分开的半导体芯片，其中每一个所述半导体芯片具有一顶面、一背对于所述顶面的底面、及一连接于所述顶面与所述底面之间的围绕侧面，且每一个所述半导体芯片的所述底面上具有一第一导电焊垫及一第二导电焊垫；将每一个所述半导体芯片倒置且定位在一容置空间内，以使得所述第一导电焊垫与所述第二导电焊垫均被相对应的所述半导体芯片所遮盖；将封装材料填充于所述容置空间内，以覆盖多个所述半导体芯片；对所述封装材料进行切割处理，以形成多个封装体，其中每一个所述封装体覆盖每一个相对应的所述半导体芯片的所述顶面与所述围绕侧面，且每一个所述封装体的两个相反的侧端上分别具有一第一侧端部及一第二侧端部；以及形成多个第一电极结构及多个第二电极结构，其中每一个所述第一电极结构包覆相对应的所述封装体的所述第一侧端部且电性连接相对应的所述半导体芯片的所述第一导电焊垫，且每一个所述第二电极结构包覆相对应的所述封装体的所述第二侧端部且电性连接相对应的所述半导体芯片的所述第二导电焊垫；其中，所述封装体具有一与至少一所述半导体芯片的所述顶面相对应的上表面、一...

【专利技术属性】
技术研发人员：徐竹君，徐伟伦，柯泓升，杨尧名，张育嘉，
申请(专利权)人：佳邦科技股份有限公司，
类型：发明
国别省市：中国台湾;71