用于系统级封装的硅通孔转接板技术方案

本发明专利技术涉及一种用于系统级封装的硅通孔转接板，包括：Si衬底(101)；SCR管(102)，设置于Si衬底(101)内，包括：N

【技术实现步骤摘要】
用于系统级封装的硅通孔转接板
本专利技术属半导体集成电路
，特别涉及一种用于系统级封装的硅通孔转接板。
技术介绍
目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它在原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，利用新兴技术硅通孔(Through-SiliconVia,TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电((Electro-StaticDischarge,ESD))引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由ESD所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。
技术实现思路
为了提高3D集成电路的抗静电能力，本专利技术提供了一种用于系统级封装的硅通孔转接板；本专利技术要解决的技术问题通过以下技术方案实现：本专利技术的实施例提供了一种用于系统级封装的硅通孔转接板，包括：Si衬底101；SCR管102，设置于所述Si衬底101内，包括：N+接触区1021、阳极1022、P+接触区1023和阴极1024；隔离区103，设置于所述Si衬底101内且上下贯通所述Si衬底101，用于在所述SCR管102外的水平方向形成所述SCR管102的封闭区域；第一绝缘层104，设置于所述Si衬底101的上表面；第二绝缘层105，设置于所述Si衬底101的下表面；第一TSV区106和第二TSV区107，设置于所述Si衬底101内且位于所述封闭区域的两侧，所述第一TSV区106和所述第二TSV区107内填充材料为铜；第一互连线108和第二互连线109，所述第一互连线108设置于所述第一绝缘层104内，所述第二互连线109设置于所述第二绝缘层105)内；所述第一互连线108用于连接所述第一TSV区106的第一端面、所述N+接触区1021和所述阳极1022；所述第二互连线109用于连接所述第二TSV区107的第一端面、所述P+接触区1023和所述阴极1024。在本专利技术的一个实施例中，所述Si衬底101的掺杂类型为N型，掺杂浓度为1×1017cm-3，厚度为300μm～400μm。在本专利技术的一个实施例中，所述隔离区103、所述第一TSV区106和所述第二TSV区107的深度为300μm～400μm。在本专利技术的一个实施例中，还包括铜凸点110，设置于所述第一TSV区1031的第二端面和所述第二TSV区1032的第一端面上。在本专利技术的一个实施例中，所述N+接触区1021、所述阳极1022之间、所述所述P+接触区1023和所述阴极1024上设置有有钨插塞。在本专利技术的一个实施例中，所述第一互连线108和所述第二互连线109的材料为铜。与现有技术相比，本专利技术具有以下有益效果：1、本专利技术通过在硅通孔转接板上加工ESD防护器件——SCR管形成系统级封装的硅通孔转接板，增强了层叠封装芯片的抗静电能力；2、本专利技术通过在硅通孔转接板上设置SCR管，利用转接板较高的散热能力，提高了器件工作中的大电流通过能力；3、本专利技术提供的硅通孔转接板的SCR管周围利用上下贯通的隔离区，具有较小的漏电流和寄生电容。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的一种用于系统级封装的硅通孔转接板结构示意图；图2为本专利技术实施例提供的一种用于系统级封装的硅通孔转接板的制备方法流程示意图；图3a-图3i为本专利技术实施例提供的另一种硅通孔转接板的制备方法流程图。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一请参见图1，图1为本专利技术实施例提供的一种用于系统级封装的硅通孔转接板结构示意图，包括：Si衬底101；SCR管102，设置于所述Si衬底101内，包括：N+接触区1021、阳极1022、P+接触区1023和阴极1024；隔离区103，设置于所述Si衬底101内且上下贯通所述Si衬底101，用于在所述SCR管102外的水平方向形成所述SCR管102的封闭区域；第一绝缘层104，设置于所述Si衬底101的上表面；第二绝缘层105，设置于所述Si衬底101的下表面；第一TSV区106和第二TSV区107，设置于所述Si衬底101内且位于所述封闭区域的两侧，所述第一TSV区106和所述第二TSV区107内填充材料为铜；第一互连线108和第二互连线109，所述第一互连线108设置于所述第一绝缘层104内，所述第二互连线109设置于所述第二绝缘层105)内；所述第一互连线108用于连接所述第一TSV区106的第一端面、所述N+接触区1021和所述阳极1022；所述第二互连线109用于连接所述第二TSV区107的第一端面、所述P+接触区1023和所述阴极1024。优选地，所述Si衬底101的掺杂类型为N型，掺杂浓度为1×1017cm-3，厚度为300μm～400μm。优选地，所述隔离区103、所述第一TSV区106和所述第二TSV区107的深度为300μm～400μm。进一步地，还包括铜凸点110，设置于所述第一TSV区1031的第二端面和所述第二TSV区1032的第一端面上。具体地，所述N+接触区1021、所述阳极1022之间、所述所述P+接触区1023和所述阴极1024上设置有有钨插塞。优选地，所述第一互连线108和所述第二互连线109的材料为铜。本实施例提供的硅通孔转接板通过在硅通孔转接板上设置ESD防护器件SCR管，增强了层叠封装芯片的抗静电能力，解决了三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力的问题；同时，本实施例提供硅通孔转接板在SCR管周围设置上下贯通的隔离区，具有较小的漏电流和寄生电容。实施例二请参照图2，图2为本专利技术实施例提供的一种用于系统级封装的硅通孔转接板的制备方法流程示意图，本实施例在上述实施例的基础上，对本专利技术的硅通孔转接板的制备方法进行详细描述如下。具体地，包括如下步骤：S101、选取Si衬底；S102、在Si衬底内制备纵向结构的SCR管；S103、刻蚀Si衬底在SCR管两侧依次制备隔离沟槽和TSV；S104、在隔离沟槽填充SiO2材料形成隔离区；S105、在TSV填充铜材料形成TSV区；S10本文档来自技高网...

【技术保护点】
一种用于系统级封装的硅通孔转接板，其特征在于，包括：Si衬底(101)；SCR管(102)，设置于所述Si衬底(101)内，包括：N

【技术特征摘要】
1.一种用于系统级封装的硅通孔转接板，其特征在于，包括：Si衬底(101)；SCR管(102)，设置于所述Si衬底(101)内，包括：N+接触区(1021)、阳极(1022)、P+接触区(1023)和阴极(1024)；隔离区(103)，设置于所述Si衬底(101)内且上下贯通所述Si衬底(101)，用于在所述SCR管(102)外的水平方向形成所述SCR管(102)的封闭区域；第一绝缘层(104)，设置于所述Si衬底(101)的上表面；第二绝缘层(105)，设置于所述Si衬底(101)的下表面；第一TSV区(106)和第二TSV区(107)，设置于所述Si衬底(101)内且位于所述封闭区域的两侧，所述第一TSV区(106)和所述第二TSV区(107)内填充材料为铜；第一互连线(108)和第二互连线(109)，所述第一互连线(108)设置于所述第一绝缘层(104)内，所述第二互连线(109)设置于所述第二绝缘层(105)内；所述第一互连线(108)用于连接所述第一TSV区(106)的第一端面、所述N+接触...

【专利技术属性】
技术研发人员：尹晓雪，
申请(专利权)人：西安科锐盛创新科技有限公司，
类型：发明
国别省市：陕西,61