静电放电电路制造技术

一种静电放电电路，连接至一垫(pad)。该静电放电电路包括：一P型晶体管、一N型晶体管与一控制电路。P型晶体管的第一源漏端连接至该垫。N型晶体管的第一源漏端连接至P型晶体管的第二源漏端。N型晶体管的第二源漏端连接至一第一节点。控制电路连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极。当该垫接收一静电放电冲击(ESD zap)时，该控制电路提供一第一电压降至该P型晶体管且提供一第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。

【技术实现步骤摘要】
静电放电电路
本专利技术涉及一种电路，且特别涉及一种静电放电(electrostaticdischarge，简称ESD)电路。
技术介绍
众所周知，在互补式金属氧化物半导体的集成电路(CMOSIC)工艺中，为增加其速度与整合度，半导体元件尺寸会越做越小、栅极氧化层(Gateoxidelayer)会越来越薄。因此，栅极氧化层的崩溃电压(breakdownvoltage)降低，且半导体元件的PN接面(PNjunction)的崩溃电压也降低。为了避免集成电路(IC)在生产过程中被静电放电冲击(ESDzapping)所损伤，在集成电路(IC)内皆会制作静电放电电路。静电放电电路提供了静电放电电流路径(ESDcurrentpath)，以免静电放电流(ESDcurrent)流入IC内部电路而造成损伤。
技术实现思路
本专利技术涉及一种静电放电电路，连接至一垫，该静电放电电路包括：一P型晶体管，具有一第一源漏端连接至该垫，一栅极端与一第二源漏端；一N型晶体管，具有一第一源漏端连接至该P型晶体管的该第二源漏端，一栅极端与一第二源漏端连接至一第一节点；一控制电路，连接于该垫、该第一节点、该P型晶体管的栅极本文档来自技高网...

【技术保护点】
一种静电放电电路，连接至一垫，该静电放电电路包括：P型晶体管，具有第一源漏端连接至该垫；N型晶体管，具有第一源漏端连接至该P型晶体管的第二源漏端，具有第二源漏端连接至第一节点；以及控制电路，连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极；其中，当该垫接收静电放电冲击时，该控制电路提供第一电压降至该P型晶体管且提供第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。

【技术特征摘要】
2016.10.12 US 62/406,9681.一种静电放电电路，连接至一垫，该静电放电电路包括：P型晶体管，具有第一源漏端连接至该垫；N型晶体管，具有第一源漏端连接至该P型晶体管的第二源漏端，具有第二源漏端连接至第一节点；以及控制电路，连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极；其中，当该垫接收静电放电冲击时，该控制电路提供第一电压降至该P型晶体管且提供第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。2.如权利要求1所述的静电放电电路，其中该控制电路包括：第一电阻，具有第一端连接至该垫，第二端连接至第二节点；第二电阻，具有第一端连接至该第一节点，第二端连接至第三节点；以及多个二极管，串接于该第二节点与该第三节点之间；其中，该P型晶体管的栅极连接至该第二节点，且该N型晶体管的栅极连接至该第三节点。3.如权利要求2所述的静电放电电路，其中这些二极管中的第一个二极管的阳极连接至该第二节点，这些二极管中的最后一个二极管的阴极连接至该第三节点；以及，其他的二极管中任一个二极管的阳极连接至前一个二极管的阴极，任一个二极管的阴极连接至后一个二极管的阳极。4.如权利要求2所述的静电放电电路，其中当该垫接收该静电放电冲击时，该控制电路接收负载电流，使得该第一电阻产生该第一电压降，该第二电阻产生该第二电压降。5.如权利要求1所述的静电放电电路，还包括开关晶体管连...

【专利技术属性】
技术研发人员：丁韵仁，赖致玮，沈俊吉，许信坤，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71