静电放电电路制造技术

一种静电放电电路，连接至一垫(pad)。该静电放电电路包括：一P型晶体管、一N型晶体管与一控制电路。P型晶体管的第一源漏端连接至该垫。N型晶体管的第一源漏端连接至P型晶体管的第二源漏端。N型晶体管的第二源漏端连接至一第一节点。控制电路连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极。当该垫接收一静电放电冲击(ESD zap)时，该控制电路提供一第一电压降至该P型晶体管且提供一第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。

【技术实现步骤摘要】
静电放电电路
本专利技术涉及一种电路，且特别涉及一种静电放电(electrostaticdischarge，简称ESD)电路。
技术介绍
众所周知，在互补式金属氧化物半导体的集成电路(CMOSIC)工艺中，为增加其速度与整合度，半导体元件尺寸会越做越小、栅极氧化层(Gateoxidelayer)会越来越薄。因此，栅极氧化层的崩溃电压(breakdownvoltage)降低，且半导体元件的PN接面(PNjunction)的崩溃电压也降低。为了避免集成电路(IC)在生产过程中被静电放电冲击(ESDzapping)所损伤，在集成电路(IC)内皆会制作静电放电电路。静电放电电路提供了静电放电电流路径(ESDcurrentpath)，以免静电放电流(ESDcurrent)流入IC内部电路而造成损伤。
技术实现思路
本专利技术涉及一种静电放电电路，连接至一垫，该静电放电电路包括：一P型晶体管，具有一第一源漏端连接至该垫，一栅极端与一第二源漏端；一N型晶体管，具有一第一源漏端连接至该P型晶体管的该第二源漏端，一栅极端与一第二源漏端连接至一第一节点；一控制电路，连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极；其中，当该垫接收一静电放电冲击时，该控制电路提供一第一电压降至该P型晶体管且提供一第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。本专利技术涉及一种静电放电电路，连接至一垫，该静电放电电路包括：多个晶体管，以迭接的型式连接于该垫与一第一节点之间；以及一控制电路，连接于该垫与该第一节点、这些晶体管的栅极；其中，这些晶体管中的一第一部分包括多个P型晶体管，这些晶体管中的一第二部分包括至少一个N型晶体管；其中，当该垫接收一静电放电冲击时，该控制电路提供多个电压降至对应的这些晶体管，用以开启这些晶体管。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：附图说明图1所绘示为本专利技术静电放电电路的第一实施例。图2A为第一实施例静电放电电路的电压-电流曲线示意图。图2B为本专利技术第一实施例静电放电电路进行人体模式测试的示意图。图3为本专利技术静电放电电路的第二实施例。图4A为第二实施例静电放电电路接收到负静电放电冲击的示意图。图4B为第二实施例静电放电电路接收到正静电放电冲击的示意图。图5A为第二实施例静电放电电路的电压-电流曲线示意图。图5B为本专利技术第二实施例静电放电电路进行人体模式测试的示意图。图6为本专利技术静电放电电路的第三实施例。图7为本专利技术静电放电电路的第四实施例。【符号说明】100、200、300、400：静电放电电路210、410：控制电路140、240：内部电路150、250：垫具体实施方式在非易失性存储器的编程动作或者抹除动作时，编程电压(programvoltage)或者抹除电压(erasevoltage)会供应至非易失性存储器中用以编程记忆胞或者抹除记忆胞。通常，编程电压或者抹除电压会非常接近半导体元件的耐压，但并不会损毁半导体元件。举例来说，非易失性存储器内部电路的半导体元件为MOS晶体管，其操作电压为1.8V，而编程电压为6V。虽然MOS晶体管可以承受6V的电压应力(voltagestress)，但如果MOS晶体管承受的电压应力再增大一些(例如7V以上)时，则MOS晶体管就会有损毁的危险。因此，在非易失性存储器中必须设计静电放电电路，且静电放电电路的开启临限电压(turnonthresholdvoltage)需要稍微大于6V，且越接近6V越好。当非易失性存储器接收到静电放电冲击(ESDzapping)时，即可快速地将静电放电电流排除，以保护非易失性存储器的内部电路。请参照图1，其所绘示为本专利技术静电放电电路的第一实施例。静电放电电路100与内部电路140连接于接收第一供应电压Vpp的垫(pad)150与接收第二供应电压GND的节点g之间。第一供应电压Vpp由垫150输入静电放电电路100与内部电路140。第二供应电压GND由节点g输入静电放电电路100与内部电路140。静电放电电路100中包括一第一静电放电电流路径(firstESDcurrentpath)102与一第二静电放电电流路径(secondESDcurrentpath)104。其中，第一静电放电电流路径102包括n个二极管Df1～Dfn串接于第一供应电压Vpp与第二供应电压GND之间。第二静电放电电流路径104包括m个二极管Dr1～Drm串接于第一供应电压Vpp与第二供应电压GND之间。第二供应电压GND可为0V。基本上，第一静电放电电流路径102的开启临限电压(turn-onthresholdvoltage)为n×Von，其中Von为二极管的切入电压(cutinvoltage)，例如0.7V。因此，当第一供应电压Vpp与第二供应电压GND之间的电压差(Vpp-0V)大于n×Von时，第一静电放电电流路径102开启。由以上的说明可知，第一静电放电电流路径102的开启临限电压(n×Von)必需设定成大于第一供应电压Vpp(例如6V)。如果将第一静电放电电流路径102的开启临限电压(n×Von)设定成小于第一供应电压Vpp(例如6V)，则会造成第一静电放电电流路径102的误触发(mis-trigger)。同样地，第一静电放电电流路径102的开启临限电压(n×Von)必需设定成小于第二静电放电电流路径104的总崩溃垫压(m×Vbj)，其中Vbj为单一二极管的崩溃电压(breakdownvoltage)。如果将第一静电放电电流路径102的开启临限电压(n×Von)设定成大于第二静电放电电流路径104的总崩溃垫压(m×Vbj)，则会造成第二静电放电电流路径104的误触发(mis-trigger)。举例来说，当垫150接收正的静电电压时，第一静电放电电流路径102会立即开启，以避免造成第二静电放电电流路径104上的二极管崩溃。同理，第二静电放电电流路径104开启临限电压为m×Von。换句话说，当第二供应电压GND与第一供应电压Vpp之间的电压差(0V-Vpp)大于m×Von时，第二静电放电电流路径104开启。举例来说，假设二极管的切入电压Von为0.7V，崩溃电压Vbj为4V，且内部电路140的电压操作范围为0V至6V之间。因此，静电放电电路100中，第一静电放电电流路径102至少要串接9颗(9×0.7V＝6.3V)二极管，第二静电放电电流路径104至少要串接2颗(2×4V＝8V)二极管。如此，才不会误触发第一静电放电电流路径102或者第二静电放电电流路径104。为了防止工艺变异(processvariation)而造成二极管切入电压Von的变化，可以在第一静电放电电流路径102再增加一颗二极管。如此可以确认第一静电放电电流路径102不会在正常运作时误触发。因此，当垫150接收到正的静电放电冲击(positiveESDzapping)时，第一静电放电电流路径102开启，且静电放电电流由垫150经由第一静电放电电流路径102流至节点g。反之，当垫150接收到负的静电放电冲击(negativeESDzapping)时，第二静电放电电流路径104开启，且静电放电电流由节点g经由第二静电放电电流路径104流至垫15本文档来自技高网...

【技术保护点】
一种静电放电电路，连接至一垫，该静电放电电路包括：P型晶体管，具有第一源漏端连接至该垫；N型晶体管，具有第一源漏端连接至该P型晶体管的第二源漏端，具有第二源漏端连接至第一节点；以及控制电路，连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极；其中，当该垫接收静电放电冲击时，该控制电路提供第一电压降至该P型晶体管且提供第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。

【技术特征摘要】
2016.10.12 US 62/406,9681.一种静电放电电路，连接至一垫，该静电放电电路包括：P型晶体管，具有第一源漏端连接至该垫；N型晶体管，具有第一源漏端连接至该P型晶体管的第二源漏端，具有第二源漏端连接至第一节点；以及控制电路，连接于该垫、该第一节点、该P型晶体管的栅极与该N型晶体管的栅极；其中，当该垫接收静电放电冲击时，该控制电路提供第一电压降至该P型晶体管且提供第二电压降至该N型晶体管，用以开启该P型晶体管与该N型晶体管。2.如权利要求1所述的静电放电电路，其中该控制电路包括：第一电阻，具有第一端连接至该垫，第二端连接至第二节点；第二电阻，具有第一端连接至该第一节点，第二端连接至第三节点；以及多个二极管，串接于该第二节点与该第三节点之间；其中，该P型晶体管的栅极连接至该第二节点，且该N型晶体管的栅极连接至该第三节点。3.如权利要求2所述的静电放电电路，其中这些二极管中的第一个二极管的阳极连接至该第二节点，这些二极管中的最后一个二极管的阴极连接至该第三节点；以及，其他的二极管中任一个二极管的阳极连接至前一个二极管的阴极，任一个二极管的阴极连接至后一个二极管的阳极。4.如权利要求2所述的静电放电电路，其中当该垫接收该静电放电冲击时，该控制电路接收负载电流，使得该第一电阻产生该第一电压降，该第二电阻产生该第二电压降。5.如权利要求1所述的静电放电电路，还包括开关晶体管连...

【专利技术属性】
技术研发人员：丁韵仁，赖致玮，沈俊吉，许信坤，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71