三维半导体元件及其制造方法技术

本发明专利技术公开了一种三维半导体元件，包括多条接地选择线区段分隔开地形成于一基板上，且这些接地选择线区段是彼此电性绝缘和相互平行地延伸，接地选择线区段是沿第一方向延伸；多个叠层结构垂直形成于接地选择线区段上，且各叠层结构包括交替叠层的半导体层和绝缘层；多条串行选择线分别形成于叠层结构上，且串行选择线是沿第一方向延伸；以及多条位线设置于串行选择线上方并沿第二方向延伸，位线是相互平行并垂直于串行选择线与接地选择线区段，其中存储器层的存储单元是由相应的叠层结构、串行选择线、接地选择线区段和位线所定义。

Three dimensional semiconductor element and manufacturing method thereof

The invention discloses a three-dimensional semiconductor device, including a plurality of grounding line selection section separated is formed on a substrate, and the ground selection line section is electrically insulated from each other and extending parallel to one another, ground selection line section is extended along a first direction; a plurality of laminated structure formed in the vertical the grounding line selection section, and each stack structure includes a semiconductor layer alternately laminated and insulating layer; a plurality of serial selection line are respectively formed in the laminated structure, and choose the serial line is extended along a first direction; and a plurality of bit lines arranged in serial select lines above and extending along a second direction, a the line is parallel and perpendicular to the serial line and the grounding line selection selection section, wherein the memory cell memory layer is defined by the corresponding laminated structure, choose the serial line, grounding line selection and bit line segment.

【技术实现步骤摘要】
三维半导体元件及其制造方法
本专利技术是有关于一种三维半导体元件及其制造方法，且特别是有关于一种垂直通道式的三维半导体元件及其制造方法。
技术介绍
非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行含存储单元的存储器平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些多层薄膜晶体管叠层的与非门(NAND)型闪存结构被提出。相关业者已经提出各种不同结构的三维存储器元件，例如具单栅极(Single-Gate)的存储单元、双栅极(doublegate)的存储单元，和环绕式栅极(surroundinggate)的存储单元等三维存储器元件。相关设计者无不期望可以构建出一三维存储器结构，不仅具有许多层叠层平面(存储器层)而达到更高的储存容量，更具有优异的电子特性(例如具有良好的数据保存可靠性和操作速度)，使存储器结构可以被稳定和快速的如进行擦除和编程等操作。再者，NAND型闪存的页(Page)尺寸是与位线数目成比例。因此当半导体元件尺寸缩小，不仅是成本降低，其平行操作的增加也提高了元件的读写速度，进而达到更高的数据传输速度。然而，传统的半导体元件设计通常有读取干扰(readingdisturbance)的问题，而读取干扰是影响元件窗(devicewindow)与性能表现的重要因素之一。
技术实现思路
本专利技术是有关于一种三维半导体元件及其制造方法。根据实施例所提出的三维半导体元件，可以有效抑制操作时存储器页之间的读取干扰(readingdisturbance)。三维半导体元件。根据实施例的三维半导体元件，所有的存储单元可被同时读取，而可提高操作速度。再者，依据实施例的三维半导体元件其频带宽度(bandwidth)扩大，功率消耗(powerconsumption)下降，且读取存储单元时相邻存储单元之间的干扰亦可减少。根据实施例，是提出一种三维半导体元件，包括多条接地选择线区段(GSLsections)分隔开地形成于一基板上，且这些接地选择线区段是彼此电性绝缘和相互平行地延伸，接地选择线区段是沿第一方向延伸；多个叠层结构(stackedstructures)垂直形成于接地选择线区段上，且各叠层结构包括交替叠层的多个半导体层和多个绝缘层；多条串行选择线(stringselectionlines，SSLs)分别形成于这些叠层结构上，且串行选择线是沿第一方向延伸；以及多条位线设置于串行选择线上方并沿第二方向延伸，位线是相互平行并垂直于串行选择线与接地选择线区段，其中存储器层的存储单元是由相应的叠层结构、串行选择线、接地选择线区段和位线所定义。根据实施例，是提出一种三维半导体元件的制造方法，包括提供具一绝缘表面的一基板；形成一第一半导体层于基板的绝缘表面上；图案化第一半导体层以形成多条接地选择线区段(GSLsections)分隔开地位于基板上方，其中这些接地选择线区段是彼此电性绝缘和相互平行地沿第一方向延伸；垂直形成多个叠层结构于这些接地选择线区段上，和形成多条串行选择线于这些叠层结构上，其中各叠层结构包括交替叠层的多个第二半导体层和多个绝缘层，且这些串行选择线是沿第一方向延伸；形成多条位线于这些串行选择线上方并沿第二方向延伸，位线是相互平行并垂直于串行选择线与接地选择线区段，其中存储单元是由相应的叠层结构、串行选择线、接地选择线区段和位线所定义。为了对本专利技术的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：附图说明图1为一三维半导体元件的简示图。图2A-图10B绘示本专利技术第一实施例的一种三维半导体元件的制造方法。图11A-图20B绘示本专利技术第二实施例的一种三维半导体元件的制造方法。【符号说明】10、20：基板11：存储器层12、24.1、24.2、24.3、240’：串行选择线13：接地选择线15：叠层结构17：串行接触201：绝缘膜层21、21’：第一半导体层21.1、21.2、21.3：接地选择线区段21v：空间230、230’、230.1～230.10、230.1’～230.10’、240：第二半导体层22、232、232’、232.0～232.10、232.0’～232.10’、242、242’：绝缘层25：ONO层26：通道导体27：介电层28：刻蚀停止层29：绝缘体290：绝缘体的上表面31、31.1～31.7：串行选择线接触导体32、32.1～32.7：接地选择线接触导体33、33.1～33.9：阶梯接触导体ST1～ST4：叠层结构YGSL：第一横向长度XGSL：第一纵向长度YSSL：第二横向长度XSSL：第二纵向长度PL1，PL2，PL3：着陆平台BL：位线AS：阶梯着陆区域AGC：接地选择线接触区域Vcc1～Vcc4：垂直通道柱体SL1～SL3：狭缝具体实施方式本专利技术的实施例是提出一种三维半导体元件及其制造方法，例如一垂直通道式(vertical-channel，VC)三维半导体元件。根据实施例的三维半导体元件，可以有效抑制操作时存储器页之间的读取干扰(readingdisturbance)，进而有效地增进三维半导体元件的特性表现。本专利技术可应用至多种不同存储单元排列方式的三维半导体元件例如垂直通道式(vertical-channel，VC)三维半导体元件。图1为一三维半导体元件的简示图，以说明一VC三维半导体元件的通常架构。一VC三维半导体元件包括多层存储器层(memorylayers)11(包括控制栅极)，垂直叠层于一基板10上，且这些存储器层11是相互平行；多条串行选择线(stringselectionlines，SSLs)12，位于存储器层11上方且这些串行选择线12是相互平行；多个叠层结构(或是称为串行)15是垂直于存储器层11和串行选择线12，且这些叠层结构15是电性连接至对应的串行选择线12。再者，三维半导体元件更包括多条位线(bitlines)BLs是位于串行选择线12上方，且这些位线BLs是相互平行并垂直于串行选择线12。多个存储单元(memorycells)是分别由这些叠层结构15、这些串行选择线12和这些位线BLs定义。各存储器页的存储单元可以同时被读取或写入。再者，存储器层11的下方更形成有一接地选择线13(groundselectline，GSL)(通常是未切开或是大面积的连续层)。三维半导体元件还可包括其它元件，例如多个串行接触(stringcontacts)17是垂直于存储器层11并电性连接至对应的串行选择线12，且各串行接触17的设置是对应于具存储单元的各叠层结构15，其中串行接触17是通过一图案化金属层和多个导电孔而电性连接至对应的位线BL。再者，三维半导体元件具有一阶梯着陆区域(stairsteplandingarea)AS，其中包括多个层层设置的接垫结构(padstructures，例如字线接垫结构)，这些接垫结构被耦接至对应的存储器层的存储单元。在操作典型的垂直通道式三维半导体元件(如图1所示)时，元件表现会受到读取干扰的影响。本专利技术所提出的新设计可以有效解决读取干扰的问题。其中本文档来自技高网...

【技术保护点】
一种三维半导体元件，包括：多条接地选择线区段(GSL sections)分隔开地形成于一基板上，且这些接地选择线区段是彼此电性绝缘和相互平行地延伸，这些接地选择线区段是沿第一方向延伸；多个叠层结构(stacked structures)垂直形成于这些接地选择线区段上，且各该叠层结构包括交替叠层的多个半导体层和多个绝缘层；多条串行选择线(string selection lines，SSLs)分别形成于这些叠层结构上，且这些串行选择线是沿该第一方向延伸；和多条位线设置于这些串行选择线上方并沿第二方向延伸，这些位线是相互平行并垂直于这些串行选择线与这些接地选择线区段，其中存储器层的存储单元是由相应的这些叠层结构、这些串行选择线、这些接地选择线区段和这些位线所定义。

【技术特征摘要】
1.一种三维半导体元件，包括：多条接地选择线区段(GSLsections)分隔开地形成于一基板上，且这些接地选择线区段是彼此电性绝缘和相互平行地延伸，这些接地选择线区段是沿第一方向延伸；多个叠层结构(stackedstructures)垂直形成于这些接地选择线区段上，且各该叠层结构包括交替叠层的多个半导体层和多个绝缘层；多条串行选择线(stringselectionlines，SSLs)分别形成于这些叠层结构上，且这些串行选择线是沿该第一方向延伸；和多条位线设置于这些串行选择线上方并沿第二方向延伸，这些位线是相互平行并垂直于这些串行选择线与这些接地选择线区段，其中存储器层的存储单元是由相应的这些叠层结构、这些串行选择线、这些接地选择线区段和这些位线所定义。2.根据权利要求1所述的三维半导体元件，更包括：多个接地选择线接触导体(GSLcontactconductors)形成于一接地选择线接触区域(GSLcontactregion)内，且分别电性连接这些接地选择线区段。3.根据权利要求2所述的三维半导体元件，其中于各存储器页(memorypages)中，该接地选择线区段的沿该第一方向的一纵向长度(longitudinallength)是大于该串行选择线的沿该第一方向的一纵向长度，以在该接地选择线接触区域中形成一着陆平台(alandingplatform)，且各该接地选择线接触导体是电性连接对应的该接地选择线区段的该着陆平台。4.根据权利要求3所述的三维半导体元件，其中用来着陆对应的该接地选择线接触导体的该着陆平台为该接地选择线区段突出于该叠层结构和该串行选择线以外的部分。5.根据权利要求2所述的三维半导体元件，更包括：多个串行选择线接触导体(SSLcontactconductors)，分别电性连接这些串行选择线；和多个阶梯接触导体(stairstepcontactconductors)，形成于一阶梯着陆区域(stairsteplandingarea)中，且这些阶梯接触导体是与相应的这些存储器层的这些半导体层电性连接。6.根据权利要求5所述的三维半导体元件，其中一刻蚀停止层(etchstoplayer)是形成于这些串行选择线上方和这些叠层结构的侧壁上，且延伸至该阶梯着陆区域，该刻蚀停止层亦形成于该接地选择线区段的一着陆平台的上方，该着陆平台用以设置对应的该接地选择线接...

【专利技术属性】
技术研发人员：李冠儒，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71