碳化硅半导体器件和用于制造碳化硅半导体器件的方法技术

一种碳化硅外延层(120)，包括：第一杂质区(61)，其具有第一导电类型；第二杂质区(62)，其被设置为与所述第一杂质区(61)接触并且具有与所述第一导电类型不同的第二导电类型；以及第三杂质区(63)，其和所述第一杂质区(61)由所述第二杂质区(62)分开并且具有所述第一导电类型。栅极绝缘膜(57)与所述第一杂质区(61)、所述第二杂质区(62)和所述第三杂质区(63)接触。沟槽部(20)形成在所述第一杂质区(61)的表面(161)中，所述表面(161)与所述栅极绝缘膜(57)接触，所述沟槽部(20)在沿所述表面(161)的方向上延伸，所述沟槽部(20)在所述一个方向上的宽度为所述沟槽部(20)在垂直于所述一个方向的方向上的宽度的两倍或者两倍以上，所述沟槽部(20)距所述表面(161)的最大深度不超过10nm。

Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device

A silicon carbide epitaxial layer (120), including: a first impurity region (61), which has a first conductive type impurity region; second (62), which is set to the first impurity region (61) and has second different types of conductive contact with the first conductive type impurity region (as well as third; 63), and the first impurity region (61) by the second impurity region (62) and part of the first conductivity type. A gate insulating film (57) is contacted with the first impurity region (61), the second impurity region (62) and the third impurity region (63). The groove part (20) is formed on the first impurity region (61) of the surface (161), the surface (161) and the gate insulating film (57) contact with the groove part (20) on the surface (161) extending along the direction, the groove part (20) in the width of the one direction for the groove part (20) more than two times in a direction perpendicular to the direction of the width or two times, the groove part (20) from the surface (161) of the maximum depth of not more than 10nm.

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体器件和用于制造碳化硅半导体器件的方法
本公开涉及一种碳化硅半导体器件以及用于制造该碳化硅半导体器件的方法。
技术介绍
日本专利公开No.2013-34007(专利文献1)公开了一种碳化硅外延晶圆，其特征在于，不存在短台阶聚束。引用列表专利文献PTD1：日本专利公开No.2013-34007
技术实现思路
根据本公开的一个实施例的碳化硅半导体器件包括碳化硅外延层和栅极绝缘膜。碳化硅外延层包括第一杂质区、第二杂质区和第三杂质区，第一杂质区具有第一导电类型，第二杂质区被设置为与第一杂质区接触，第二杂质区具有与第一导电类型不同的第二导电类型，第三杂质区和第一杂质区由第二杂质区分开，第三杂质区具有第一导电类型。栅极绝缘膜与第一杂质区、第二杂质区和第三杂质区接触。在第一杂质区的表面中形成有沟槽部，表面与栅极绝缘膜接触，沟槽部在沿表面的方向上延伸，沟槽部在该一个方向上的宽度为沟槽部在垂直于该一个方向的方向上的宽度的两倍或者两倍以上，沟槽部距表面的最大深度不超过10nm。用于制造根据本公开的一个实施例的碳化硅半导体器件的方法包括以下步骤。制备碳化硅外延层，该碳化硅外延层包括第一杂质区、第二杂质区和第三杂质区，第一杂质区具有第一导电类型，第二杂质区被设置在第一杂质区上，第二杂质区具有与第一导电类型不同的第二导电类型，第三杂质区和第一杂质区由第二杂质区分开，第三杂质区具有第一导电类型。栅极绝缘膜形成为与第一杂质区、第二杂质区和第三杂质区接触。沟槽部形成在第一杂质区的表面中，表面与栅极绝缘膜接触，沟槽部在沿表面的方向上延伸，沟槽部在该一个方向上的宽度为沟槽部在垂直于该一个方向的方向上的宽度的两倍或者两倍以上，沟槽部距表面的最大深度不超过10nm。附图说明图1是示出了根据本实施例的碳化硅半导体器件的结构的示意截面图。图2是图1中的区II的放大视图。图3是示出了包括在根据本实施例的碳化硅半导体器件中的外延晶圆的一部分的示意截面图。图4是示出了包括在根据本实施例的碳化硅半导体器件中的外延晶圆的一部分的示意平面图。图5是示出了包括在根据本实施例的碳化硅半导体器件中的外延晶圆的一部分的示意平面图。图6是示意地示出了根据本实施例的用于制造碳化硅半导体器件的方法的流程图。图7是示意地示出了根据本实施例的碳化硅外延层制备步骤的流程图。图8是示出了外延生长装置的配置的示意侧视图。图9是示出了沿图8中的线段IX-IX截取的横截面的示意截面图。图10是示出了根据本实施例的用于制造碳化硅半导体器件的方法的第一步骤的示意截面图。图11是示出了根据本实施例的用于制造碳化硅半导体器件的方法的第二步骤的示意截面图。图12是示出了根据本实施例的用于制造碳化硅半导体器件的方法的第三步骤的示意截面图。图13是示出了根据本实施例的用于制造碳化硅半导体器件的方法的第四步骤的示意截面图。图14是示出了恒流TDDB的测量结果的威伯尔图表。具体实施方式[本公开的实施例的描述]首先，列出并且描述了本公开的实施例。[1]根据本公开的一个实施例的碳化硅半导体器件1000包括碳化硅外延层120和栅极绝缘膜57。碳化硅外延层120包括第一杂质区61、第二杂质区62和第三杂质区63，第一杂质区61具有第一导电类型，第二杂质区62被设置为与第一杂质区61接触，第二杂质区62具有与第一导电类型不同的第二导电类型，第三杂质区63和第一杂质区61由第二杂质区62分开，第三杂质区63具有第一导电类型。栅极绝缘膜57与第一杂质区61、第二杂质区62和第三杂质区63接触。沟槽部20形成在第一杂质区61的表面161中，表面161与栅极绝缘膜57接触，沟槽部20在沿表面161的一个方向上延伸，沟槽部20在该一个方向上的宽度为沟槽部20在垂直于该一个方向的方向上的宽度的两倍或者两倍以上，沟槽部20距表面161的最大深度不超过10nm。在下文中，将沟槽部20在该一个方向上的宽度称为“第二宽度82”，将沟槽部20在垂直于该一个方向的方向上的宽度称为“第三宽度83”，并且将沟槽部20距表面161的最大深度称为“第二深度72”。当在碳化硅衬底上形成碳化硅外延层时，可以在碳化硅外延层的主表面中形成微小凹坑部30(参见图3和图5)。这种凹坑部中的每一个凹坑部因从碳化硅衬底转移到碳化硅外延层的穿透位错而形成，并且是深度为约几十纳米的凹陷。本专利技术人已经发现：形成在JFET(结型场效应晶体管)区的表面中的凹坑部导致形成在JFET区上的栅极绝缘膜的膜厚度的变化增加；并且膜厚度的变化是降低碳化硅半导体器件的长期稳定性的一个因素。本专利技术人已经发现，在特定外延生长条件下，可以抑制凹坑部形成。根据生长条件，减少凹坑部，但形成大量沟槽部，该大量沟槽部比凹坑部浅，并且在一个方向上延伸。然而，已经发现，沟槽部比凹坑部浅，并且，因此，与凹坑部的影响相比较，对栅极绝缘膜的膜厚度的变化的影响较小。在根据[1]的碳化硅半导体器件100中，沟槽部形成在与栅极绝缘膜57接触的第一杂质区61的表面161中，沟槽部20在沿表面161的一个方向上延伸，沟槽部20的第二宽度82为第三宽度83的两倍或者两倍以上，沟槽部20的第二深度72不超过10nm。根据形成有沟槽部20的碳化硅半导体器件1000，与形成有大量凹坑部的传统碳化硅半导体器件相比较，可以减少栅极绝缘膜57的膜厚度的变化。因此，按照根据[1]的碳化硅半导体器件，与传统碳化硅半导体器件相比较，提高了长期稳定性。可以通过使用预定的缺陷检测装置观察JFET区61的表面161，来指定“沟槽部”的形状。例如，在从JFET区61中去除栅极绝缘膜57之后，可以采用缺陷检测装置来测量在JFET区61的表面161中的沟槽部20的第二宽度82和第三宽度83。例如，作为缺陷检测装置，可以使用Lasertec公司提供的WASAVI系列“SICA6X”(物镜：x10)。而且，可以通过使用AFM(原子力显微镜)来测量“沟槽部”的深度。应该注意，期望通过使用稀释的含水氟化氢(HF)来去除栅极绝缘膜。[2]在[1]中，第一杂质区61的表面161在沿平行于第一杂质区61的表面161的方向的方向上的宽度可以不小于1.5μm并且不大于3.5μm。在下文中，还将第一杂质区61的表面161的宽度称为“第五宽度85”。通过将第五宽度85设置为不小于1.5μm，可以抑制由于JFET电阻的增加而导致的晶体管电阻的显著增加。通过将第五宽度85设置为不大于3.5μm，通过耗尽第二杂质区62来保护在JFET区61上的栅极绝缘膜57，并且可以抑制由于单位晶胞面积的增加而导致的半导体器件的电阻的增加。[3]在[1]或者[2]中，栅极绝缘膜57在垂直于第一杂质区61的表面161的方向上的厚度157可以不小于40nm并且不大于100nm。通过将栅极绝缘膜57的厚度157设置为不小于40nm，可以抑制栅极绝缘膜57的可靠性降低。通过将栅极绝缘膜57的厚度157设置为不大于100nm，可以抑制施加在栅极电极51与源极电极52之间并且导通晶体管所需的电压的增加。[4]在[1]至[3]中的任一项中，在栅极绝缘膜57与第一杂质区61之间的边界区中，氮原子的密度可以不小于1018cm-3。因此，可以提高栅极绝缘膜57的可靠性。[5]在[1]至[4本文档来自技高网...

【技术保护点】
一种碳化硅半导体器件，包括：碳化硅外延层，所述碳化硅外延层包括第一杂质区、第二杂质区和第三杂质区，所述第一杂质区具有第一导电类型，所述第二杂质区被设置为与所述第一杂质区接触，所述第二杂质区具有与所述第一导电类型不同的第二导电类型，所述第三杂质区与所述第一杂质区被所述第二杂质区分开，所述第三杂质区具有所述第一导电类型；以及栅极绝缘膜，所述栅极绝缘膜与所述第一杂质区、所述第二杂质区和所述第三杂质区接触，在所述第一杂质区的表面中形成有沟槽部，所述表面与所述栅极绝缘膜接触，所述沟槽部在沿所述表面的一个方向上延伸，所述沟槽部在所述一个方向上的宽度为所述沟槽部在垂直于所述一个方向的方向上的宽度的两倍或者更大，所述沟槽部距所述表面的最大深度不超过10nm。

【技术特征摘要】
【国外来华专利技术】2014.08.29 JP 2014-1758721.一种碳化硅半导体器件，包括：碳化硅外延层，所述碳化硅外延层包括第一杂质区、第二杂质区和第三杂质区，所述第一杂质区具有第一导电类型，所述第二杂质区被设置为与所述第一杂质区接触，所述第二杂质区具有与所述第一导电类型不同的第二导电类型，所述第三杂质区与所述第一杂质区被所述第二杂质区分开，所述第三杂质区具有所述第一导电类型；以及栅极绝缘膜，所述栅极绝缘膜与所述第一杂质区、所述第二杂质区和所述第三杂质区接触，在所述第一杂质区的表面中形成有沟槽部，所述表面与所述栅极绝缘膜接触，所述沟槽部在沿所述表面的一个方向上延伸，所述沟槽部在所述一个方向上的宽度为所述沟槽部在垂直于所述一个方向的方向上的宽度的两倍或者更大，所述沟槽部距所述表面的最大深度不超过10nm。2.根据权利要求1所述的碳化硅半导体器件，其中，所述第一杂质区的所述表面在沿平行于所述第一杂质区的所述表面的方向的方向上的宽度不小于1.5μm并且不大于3.5μm。3.根据权利要求1或者权利要求2所述的碳化硅半导体器件，其中，所述栅极绝缘膜在垂直于所述第一杂质区的所述表面的方向上的厚度不小于40nm并且不大于100nm。4.根据权利要求1至权利要求3中的任一项所述的碳化硅半导体器件，其中，在所述栅极绝缘膜与所述第一杂质区之间的边界区中，氮原子的密度不小于1018cm-3。5.根据权利要求1至权利要求4中的任一项所述的碳化硅半导体器件，其中，所述沟槽部包括第一沟槽部和连接至所述第一沟槽部的第二沟槽部，所述第一沟槽部形成在所述沟槽部在所述一个方向上的一个端部中，并且所述第二沟槽部在所述一个方向上从所述第一沟槽部延伸至与所述一个端部...

【专利技术属性】
技术研发人员：和田圭司，西口太郎，日吉透，堀井拓，内田光亮，
申请(专利权)人：住友电气工业株式会社，
类型：发明
国别省市：日本,JP