非易失性半导体存储装置制造方法及图纸

非易失性半导体存储装置具备：存储器单元阵列，其配置有能够保持N比特的数据的存储器单元；和读出放大器，其具有能够保持阈值分布的信息的第1锁存器(SEN)、保持写入数据的第2锁存器(SDL)、以及能够保持所述2比特数据的低位信息的第3锁存器(LDL)，该读出放大器向所述存储器单元供给第1～第4电压，使用该第1～第4电压进行所述数据的写入，所述读出放大器基于所述第2锁存器以及所述第3锁存器所保持的信息，将所述第1～第3电压(VSS、VDD、VQPWL)向所述存储器单元供给，然后，基于通过将所述第1锁存器所保持的所述信息转送给所述第2锁存器而得到的结果，将所述第4电压(VQPWH)或所述第1电压(VSS)向所述存储器单元供给。

Nonvolatile semiconductor memory device

Nonvolatile semiconductor memory device includes a memory cell array, its configuration is able to maintain the memory unit N bit data; and the sense amplifier, which can keep the threshold distribution information of first latches (SEN), keep the write data latch second (SDL), and to maintain the the low 2 bits of information data of the third latches (LDL), the sense amplifier first to the memory unit fourth supply voltage, the voltage first ~ fourth of the data is written, the sense amplifier based on the second latch and the third latch to maintain information the first, to third (VSS, VDD, VQPWL voltage) to the memory unit supply, then the information through the first latches are transmitted to keep the second latch and based on the results, the The fourth voltage (VQPWH) or the first voltage (VSS) is supplied to the memory unit.

【技术实现步骤摘要】
【国外来华专利技术】非易失性半导体存储装置
实施方式涉及非易失性半导体存储装置。
技术介绍
NAND型闪速存储器具备配置成矩阵状的存储器单元以及使该存储器单元保持写入数据的读出放大器等。现有技术文献专利文献1：日本特开2014-6940号公报
技术实现思路
专利技术要解决的问题能够向位线BL供给4种写入电压的非易失性半导体存储装置。用于解决问题的技术方案根据实施方式的非易失性半导体存储装置，具备：存储器单元阵列，其由能够保持N比特的数据的存储器单元沿着位线以及字线方向配置成矩阵状而形成，其中，N为自然数；和读出放大器，其具有能够暂时地保持阈值分布的信息的第1锁存器、能够保持写入数据的第2锁存器、以及能够保持所述2比特数据的低位信息的第3锁存器，该读出放大器能够向所述存储器单元供给第1电压～第4电压，使用该第1电压～第4电压进行所述数据的写入，所述读出放大器，基于所述第2锁存器以及所述第3锁存器所保持的信息，将所述第1电压～第3电压供给到所述存储器单元，然后，基于通过将所述第1锁存器所保持的所述信息转送给所述第2锁存器而得到的结果，将所述第4电压或者所述第1电压供给到所述存储器单元。附图说明图1是第1实施方式的非易失性半导体存储装置的整体结构例。图2是第1实施方式的存储器单元阵列的俯视图。图3是第1实施方式的读出放大器的电路图。图4A是示出第1实施方式的读出放大器供给的电压模式的示意图。图4B是示出第1实施方式的存储器单元的阈值分布的示意图。图5是示出第1实施方式的写入时的读出放大器工作的示意图。图6是示出第1实施方式的写入时的读出放大器工作的示意图。图7A是示出第1实施方式的晶体管的工作定时的时序图。图7B是示出第1实施方式的晶体管的工作定时的时序图。图7C是示出第1实施方式的晶体管的工作定时的时序图。图7D是示出第1实施方式的晶体管的工作定时的时序图。图8是变形例的读出放大器的结构例。图9A是第2实施方式的锁存电路所保持的数据的示意图。图9B是第2实施方式的锁存电路所保持的数据的示意图。图9C是第2实施方式的读出放大器基于校验结果供给的写入电压的示意图。图9D是第2实施方式的读出放大器基于校验结果供给的写入电压的示意图。图9E是第2实施方式的读出放大器基于校验结果供给的写入电压的示意图。具体实施方式以下，参照附图对本实施方式进行说明。在该说明时，在所有的图中，对于共同的结构标注共同的参照标号。在本实施方式中，读出放大器根据需要向位线BL选择性地供给4种写入电压中的某一种。4种电压包括：用于使存储器单元的阈值转变为期望的阈值分布(“A”状态、“B”状态、“C”状态)的3种电压和用于使上述各个阈值分布的低端向正侧偏移的第1电压。第1电压是指通过提高阈值分布的低端来缩窄阈值分布宽度的电压。也即是，利用该第1电压，能够缩窄各阈值分布的分布宽度。以下，有时将使用了该第1电压的写入称为第1写入。另外，有时将使用了上述3种电压的写入称为第2写入。[第1实施方式][整体结构例]使用图1对第1实施方式的非易失性半导体存储装置的整体结构进行说明。如图1所示，第1实施方式的非易失性半导体存储装置具备：存储器单元阵列1(图中，标记为MCA)、字线控制电路2、读出放大器3、列译码器4、输入输出控制电路5、数据输入输出缓冲器6、地址译码器7、控制信号产生电路8、控制电压产生电路9、控制部10。首先，对存储器单元阵列1进行说明。<关于存储器单元阵列1>在图1中，存储器单元阵列1具备例如能够保持2值以上的数据的非易失性的存储器单元MC。存储器单元MC的控制栅极与字线WL连接，该存储器单元MC的一端与位线BL连接。以下，对存储器单元阵列1的详细情况进行说明。<存储器单元阵列MC的详细情况>接下来，如图2所示，块BLK0至BLKs的各块，具备由非易失性的存储器单元MC串联连接而形成的多个NAND串11。NAND串11的各串，例如包括64个存储器单元MC和选择晶体管ST1、ST2。存储器单元MC为MONOS构造，该MONOS构造具有：隔着栅极绝缘膜形成在半导体基板上的电荷积蓄层(例如绝缘膜)、形成在电荷积蓄层上且具有比电荷积蓄层高的介电常数的绝缘膜(以下，称为块层)、以及进一步形成在块层上的控制栅极电极。此外，存储器单元MC的个数不限于64个，也可以是64个和/或128个、256个等，其数量未被限定。另外，关于存储器单元MC，相邻的存储器单元MC彼此共用源极、漏极。并且，在选择晶体管ST1、ST2之间，其电流路径被配置成串联连接。串联连接的存储器单元MC的一端侧的漏极区域与选择晶体管ST1的源极区域连接，另一端侧的源极区域与选择晶体管ST2的漏极区域连接。位于同一行的存储器单元MC的控制栅极电极共同连接于字线WL0～WL63中的某一个，位于同一行的存储器单元MC的选择晶体管ST1、ST2的栅极电极分别共同连接于选择栅极线SGD1、SGS1。此外，为了简化说明，以下，在不区分字线WL0～WL63的情况下，有时仅称为字线WL。另外，在存储器单元阵列1中，位于同一列的选择晶体管ST1的漏极，共同连接于某一条位线BL0～BLn。以下，关于位线BL0～BLn，在不对它们进行区分的情况下，统一地称为位线BL(n：自然数)。选择晶体管ST2的源极共同连接于源极线SL。此外，选择晶体管ST1、ST2并不一定需要双方，只要能够选择NAND串11，也可以仅设置某一方。另外，向与同一字线WL连接的多个存储器单元MC统一地写入数据，将该单位称为页。进一步，多个NAND串11以块BLK为单位统一地擦除数据。此外，本实施方式中的存储器单元MC，能够保持例如4值(2比特)数据中的任一个。将“E”状态称为擦除状态，是指在电荷积蓄层没有电荷的状态。并且，当电荷被蓄积在电荷积蓄层时，阈值电压会上升。关注多个存储器单元MC，若以积蓄在这些存储器单元MC的电荷量进行分布划分，则该阈值分布被划分为“E”状态、“A”状态、“B”状态以及“C”状态。4个阈值的分布从低的一方起为“E”状态、“A”状态、“B”状态、以及“C”状态。在此，将“E”状态规定为“11”，将“A”状态规定为“01”，将“B”状态规定为“01”，并且将“C”状态规定为“00”。在以“□△”表示上述保持数据的情况下，将“□”称为高位比特，在数据写入时保存于后述的UDL，另外，将“△”称为低位比特，在写入时保存于后述的LDL。存储器单元阵列1的结构不限定于上述的结构，例如，也可以是“三维层叠非易失性半导体存储器”这一在2009年3月19日提出申请的美国专利申请12/407，403号中记载的结构。另外，也可以是“三维层叠非易失性半导体存储器”这一在2009年3月18日提出申请的美国专利申请12/406，524号、“非易失性半导体存储装置及其制造方法”这一在2010年3月25日提出申请的美国专利申请12/679，991号、“半导体存储器及其制造方法”这一在2009年3月23日提出申请的美国专利申请12/532，030号中记载的结构。这些专利申请的整体在本申请说明书中通过参照而被引用。<关于字线控制电路2>返回图1对外围电路进行说明。字线控制电路2作为行译码器(rowdecoder)发挥功能。即，字本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，具备：存储器单元阵列，其由能够保持N比特的数据的存储器单元沿着位线以及字线方向配置成矩阵状而形成，其中，N为自然数；和读出放大器，其具有能够暂时地保持阈值分布的信息的第1锁存器、能够保持写入数据的第2锁存器、以及能够保持所述2比特数据的低位信息的第3锁存器，该读出放大器能够向所述存储器单元供给第1电压～第4电压，使用该第1电压～第4电压进行所述数据的写入，所述读出放大器，基于所述第2锁存器以及所述第3锁存器所保持的信息，将所述第1电压～所述第3电压向所述存储器单元供给，然后，基于通过将所述第1锁存器所保持的所述信息转送给所述第2锁存器而得到的结果，将所述第4电压或所述第1电压向所述存储器单元供给。

【技术特征摘要】
【国外来华专利技术】1.一种非易失性半导体存储装置，具备：存储器单元阵列，其由能够保持N比特的数据的存储器单元沿着位线以及字线方向配置成矩阵状而形成，其中，N为自然数；和读出放大器，其具有能够暂时地保持阈值分布的信息的第1锁存器、能够保持写入数据的第2锁存器、以及能够保持所述2比特数据的低位信息的第3锁存器，该读出放大器能够向所述存储器单元供给第1电压～第4电压，使用该第1电压～第4电压进行所述数据的写入，所述读出放大器，基于所述第2锁存器以及所述第3锁存器所保持的信息，将所述第1电压～所述第3电压向所述存储器单元供给，然后，基于通过将所述第1锁存器所保持的所述信息转送给所述第2锁存器而得到的结果，将所述第4电压或所述第1电压向所述存储器单元供给。2.根据权利要求1所述的非易失性半导体存储装置，所述读出放大器具备：第1晶体管，其一端被供给未选择电压，其另一端与所述位线连接；和第2晶体管，其一端与所述第3锁存器连接，其另一端和所述第1晶体管的另一端共同连接于所述位线，当所述第2锁存器保持第1结...

【专利技术属性】
技术研发人员：镰田义彦，田畑浩司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本,JP