半导体装置及其制造方法制造方法及图纸

本发明专利技术提供一种半导体装置及其制造方法。该半导体装置包括：基板；第二导电型外延层，设于基板上；第一导电型外延层，设于第二导电型外延层上；第二导电型埋藏层，设于第二导电型外延层中；第一隔离沟槽、第二隔离沟槽及第三隔离沟槽，其中第一隔离沟槽与第二隔离沟槽之间的区域为第一隔离区，第二隔离沟槽与第三隔离沟槽之间的区域为第二隔离区；第一导电型第一重掺杂区，设于第一隔离区中的第二导电型外延层中；以及第二导电型第一重掺杂区，设于第二隔离区中的第一导电型外延层中。

Semiconductor device and method of manufacturing the same

The present invention provides a semiconductor device and a method of manufacturing the same. The semiconductor device includes a substrate; a second conductive type epitaxial layer arranged on the substrate; a first conductive type epitaxial layer, a second conductive type epitaxial layer; the second conductive type buried layer, a second conductive type epitaxial layer; the first isolation trench, second isolation trenches and three isolation trenches, the isolation trench between the first and second the isolation trench region for the first isolation region, between second and third the isolation trench isolation trench isolation region is second; the first conductive type first doping area, second conductive type epitaxial layer is arranged in the first isolation region; and a second conductive type first doping region, a first conductive type epitaxial layer is arranged on the second isolation region in.

【技术实现步骤摘要】
半导体装置及其制造方法
本专利技术是有关于半导体装置及其制造方法，且特别是有关于一种具有静电放电保护元件的半导体装置及其制造方法。
技术介绍
一般而言，静电放电的电压(或电流)较正常操作所需的电源电压(或电流)大出甚多。于实际使用环境中，各种来源的静电放电(electrostaticdischarge，ESD)可能会冲击电子产品。当静电放电发生时，此突如其来的静电放电电流很可能会在瞬间将元件烧毁。为克服上述问题，一般需在电路中安排一些静电放电保护机制，以有效隔离静电放电电流而避免元件损毁。一般而言，静电放电保护元件会配置在核心电路(CoreCircuit)与焊垫(PAD)之间，以保护核心电路。而静电放电保护元件较佳具有较低的电容及较小的面积。然而，目前的静电放电保护元件并非各方面皆令人满意。因此，业界仍需一种具有更低的电容及更小的面积的静电放电保护元件。
技术实现思路
本专利技术提供一种半导体装置，包括：基板，基板重掺杂有第一导电型；第二导电型外延层，设于基板上，其中第二导电型外延层具有第二导电型，且第一导电型与第二导电型不同；第一导电型外延层，设于第二导电型外延层上，其中第一导电型外延层具有第一导电型；第二导电型埋藏层，设于第二导电型外延层中，其中第二导电型埋藏层重掺杂有第二导电型；第一隔离沟槽、第二隔离沟槽及第三隔离沟槽，自第一导电型外延层的顶面延伸穿过第二导电型外延层至基板中，且第一隔离沟槽与第三隔离沟槽分别设于第二隔离沟槽的相反侧，其中第一隔离沟槽与第二隔离沟槽之间的区域为第一隔离区，第二隔离沟槽与第三隔离沟槽之间的区域为第二隔离区；第一导电型第一重掺杂区，设于第一隔离区中的第二导电型外延层中，且位于第二导电型埋藏层之下，其中第一导电型第一重掺杂区具有第一导电型，且位于第一隔离区中的第一导电型第一重掺杂区与第二导电型埋藏层是作为齐纳二极管(Zenerdiode)；以及第二导电型第一重掺杂区，设于第二隔离区中的第一导电型外延层中，第二导电型第一重掺杂区具有第二导电型，其中位于第二隔离区中的第一导电型外延层与第二导电型第一重掺杂区是作为高侧二极管(high-sidediode)，而位于第二隔离区中的基板与第二导电型外延层是作为低侧二极管(low-sidediode)。本专利技术更提供一种半导体装置的制造方法，包括：提供基板，基板重掺杂有第一导电型，且基板包括：第一沟槽预定区；第二沟槽预定区；第三沟槽预定区，其中第一沟槽预定区与第三沟槽预定区分别设于第二沟槽预定区的相反侧，其中第一沟槽预定区与第二沟槽预定区之间的区域为第一隔离区，第二沟槽预定区与第三沟槽预定区之间的区域为第二隔离区；形成第二导电型外延层于基板上，第二导电型外延层具有第二导电型，且第一导电型与第二导电型不同；形成第一导电型第一重掺杂区于第一隔离区中的第二导电型外延层中，且第一导电型第一重掺杂区具有第一导电型；形成第二导电型埋藏层于第二导电型外延层中，第二导电型埋藏层重掺杂有第二导电型且设于第一导电型第一重掺杂区上，其中位于第一隔离区中的第一导电型第一重掺杂区与第二导电型埋藏层是作为齐纳二极管(Zenerdiode)；形成第一导电型外延层于第二导电型外延层上，第一导电型外延层具有第一导电型；于第一沟槽预定区、第二沟槽预定区及第三沟槽预定区分别形成第一隔离沟槽、第二隔离沟槽及第三隔离沟槽，其中第一隔离沟槽、第二隔离沟槽及第三隔离沟槽自第一导电型外延层的顶面延伸穿过第二导电型外延层至基板中；以及形成第二导电型第一重掺杂区于第二隔离区中的第一导电型外延层中，第二导电型第一重掺杂区具有第二导电型，其中位于第二隔离区中的第一导电型外延层与第二导电型第一重掺杂区是作为高侧二极管(high-sidediode)，而位于第二隔离区中的基板与第二导电型外延层是作为低侧二极管(low-sidediode)。为让本专利技术的特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。附图说明图1-图6是本专利技术实施例的半导体装置在其制造方法中各阶段的剖面图。附图标号100基板；102A第一沟槽预定区；102B第二沟槽预定区；102C第三沟槽预定区；104A第一隔离区；104AS1侧边；104AS2侧边；104B第二隔离区；104BS侧边；106第二导电型外延层；106A上表面；108第一导电型第一重掺杂区；108S1侧边；108S2侧边；108A上表面；108B底面；110第二导电型埋藏层；110A上表面；110S1侧边；110S2侧边；112第一导电型外延层；112A上表面；114第二导电型第二重掺杂区；114S1侧边；114S2侧边；116第二导电型第三重掺杂区；116S1侧边；116S2侧边；118第一隔离沟槽；118B底面；120第二隔离沟槽；120S1侧边；120S2侧边；122第三隔离沟槽；124第二导电型第一重掺杂区；124S1侧边；124S2侧边；126第一导电型第二重掺杂区；126S1侧边；126S2侧边；128层间介电层；130接触插塞；132接触插塞；134接触插塞；136导电层；200半导体装置；W1宽度；W2宽度。具体实施方式以下针对本专利技术的半导体装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本专利技术的不同样态。以下所述特定的元件及排列方式仅为简单描述本专利技术。当然，这些仅用以举例而非本专利技术的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。必须了解的是，为特别描述或图示的元件可以此技术人士所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板上，或指其它层或基板之间夹设其它层。此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。本专利技术实施例是将装置中的高侧二极管(high-sidediode)与低侧二极管(low-sidediode)设于同一隔离区，并将齐纳二极管(Zenerdiode)设于另一隔离区，以更进一步降低装置的电容并缩小装置的面积。图1-图6是本专利技术实施例的半导体装置在其制造方法中各阶段的剖面图。首先，参见图1，提供基板100，此基板100重掺杂有第一导电型。例如，当此第一导电型为P型时，此基板100可为重掺杂P型基板。此外，在一实施例中，基板100的掺杂浓度可为约1017/cm3-1018/cm3。此基板100可包括：单晶结构、多晶结构或非晶结构的硅或锗的元素本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，包括：一基板，该基板重掺杂有一第一导电型；一第二导电型外延层，设于该基板上，其中该第二导电型外延层具有一第二导电型，且该第一导电型与该第二导电型不同；一第一导电型外延层，设于该第二导电型外延层上，其中该第一导电型外延层具有该第一导电型；一第二导电型埋藏层，设于该第二导电型外延层中，其中该第二导电型埋藏层重掺杂有该第二导电型；一第一隔离沟槽、一第二隔离沟槽及一第三隔离沟槽，自该第一导电型外延层的一顶面延伸穿过该第二导电型外延层至该基板中，且该第一隔离沟槽与该第三隔离沟槽分别设于该第二隔离沟槽的相反侧，其中该第一隔离沟槽与该第二隔离沟槽之间的区域为一第一隔离区，该第二隔离沟槽与该第三隔离沟槽之间的区域为一第二隔离区；一第一导电型第一重掺杂区，设于该第一隔离区中的该第二导电型外延层中，且位于该第二导电型埋藏层之下，其中该第一导电型第一重掺杂区具有该第一导电型，且位于该第一隔离区中的该第一导电型第一重掺杂区与该第二导电型埋藏层是作为一齐纳二极管；以及一第二导电型第一重掺杂区，设于该第二隔离区中的该第一导电型外延层中，该第二导电型第一重掺杂区具有该第二导电型，其中位于该第二隔离区中的该第一导电型外延层与该第二导电型第一重掺杂区是作为一高侧二极管，而位于该第二隔离区中的该基板与该第二导电型外延层是作为一低侧二极管。...

【技术特征摘要】
2015.11.25 TW 1041391001.一种半导体装置，其特征在于，包括：一基板，该基板重掺杂有一第一导电型；一第二导电型外延层，设于该基板上，其中该第二导电型外延层具有一第二导电型，且该第一导电型与该第二导电型不同；一第一导电型外延层，设于该第二导电型外延层上，其中该第一导电型外延层具有该第一导电型；一第二导电型埋藏层，设于该第二导电型外延层中，其中该第二导电型埋藏层重掺杂有该第二导电型；一第一隔离沟槽、一第二隔离沟槽及一第三隔离沟槽，自该第一导电型外延层的一顶面延伸穿过该第二导电型外延层至该基板中，且该第一隔离沟槽与该第三隔离沟槽分别设于该第二隔离沟槽的相反侧，其中该第一隔离沟槽与该第二隔离沟槽之间的区域为一第一隔离区，该第二隔离沟槽与该第三隔离沟槽之间的区域为一第二隔离区；一第一导电型第一重掺杂区，设于该第一隔离区中的该第二导电型外延层中，且位于该第二导电型埋藏层之下，其中该第一导电型第一重掺杂区具有该第一导电型，且位于该第一隔离区中的该第一导电型第一重掺杂区与该第二导电型埋藏层是作为一齐纳二极管；以及一第二导电型第一重掺杂区，设于该第二隔离区中的该第一导电型外延层中，该第二导电型第一重掺杂区具有该第二导电型，其中位于该第二隔离区中的该第一导电型外延层与该第二导电型第一重掺杂区是作为一高侧二极管，而位于该第二隔离区中的该基板与该第二导电型外延层是作为一低侧二极管。2.如权利要求1所述的半导体装置，其特征在于，更包括：一第二导电型第二重掺杂区，设于该第一隔离区中的该第一导电型外延层中，其中该第二导电型第二重掺杂区具有该第二导电型，且电连接该齐纳二极管；以及一第二导电型第三重掺杂区，设于该第二隔离区中的该第一导电型外延层中，其中该第二导电型第三重掺杂区具有该第二导电型，且电连接该低侧二极管。3.如权利要求2所述的半导体装置，其特征在于，更包括：一第一导电型第二重掺杂区，设于该第二隔离区中的该第一导电型外延层中，其中该第一导电型第二重掺杂区具有该第一导电型，且电连接该高侧二极管。4.如权利要求3所述的半导体装置，其特征在于，更包括：一接触插塞，同时电连接该第一导电型第二重掺杂区及该第二导电型第三重掺杂区。5.如权利要求3所述的半导体装置，其特征在于，该第一导电型第二重掺杂区直接接触该第二导电型第三重掺杂区。6.一种半导体装置的制造方法，其特征在于，包括：提供一基板，该基板重掺杂有一第一导电型，且该基板包括：一第一沟槽预定区；一...

【专利技术属性】
技术研发人员：邹安莉，曾玮豪，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾,71