半导体存储装置制造方法及图纸

本发明专利技术公开了一种能够执行第一模式和第二模式的半导体存储装置，所述第一模式具有第一潜伏期，所述第二模式具有比所示第一潜伏期长的第二潜伏期。该半导体存储装置包括：焊盘单元，该焊盘单元被配置为从外部接收地址和命令；第一延迟电路，该第一延迟电路被配置为将所述地址延迟与所述第一潜伏期对应的时间；第二延迟电路，该第二延迟电路包括串联的移位寄存器，并被配置为将所述地址延迟与所述第一潜伏期和所述第二潜伏期之间的差值对应的时间；以及控制器，该控制器被配置为在执行所述第二模式时使用所述第一延迟电路和所述第二延迟电路。

【技术实现步骤摘要】
【国外来华专利技术】相关申请的交叉引用本申请基于2013年9月4日提交的美国临时申请61/873,800和2014年3月7日提交的美国专利申请14/201,686，并要求其优先权，所述申请的全部内容通过引用结合至此。
本说明书中描述的实施方式涉及一种半导体存储装置。
技术介绍
磁阻式随机存取存储器(MRAM)是一种存储装置，其利用具有磁阻效应的磁性元件作为存储信息的存储单元，并作为下一代存储装置以其运行速度高，容量大和非易失性的特点已经获得大量关注。此外，对替代易失存储器，例如DRAM或SRAM的MRAM进行了大量研发工作。在这种情况下，受研发成本限制和为了实现平滑替代，MRAM优选和DRAM或SRAM具有相同规格。附图说明图1是根据第一实施方式的半导体存储装置的示意图；图2为显示了存储核和周边电路的实施例的框图；图3为存储单元阵列的电路图，该存储单元阵列包括在一个存储体(bank)中；图4是关于命令和地址的时间图；图5显示了读取潜伏期(latency)和写入潜伏期的实施例；图6为解释了针对潜伏期的移位寄存器的数量的实施例的示图；图7为针对潜伏期的延迟电路的电路图；图8为解释了针对实例B的潜伏期的移位寄存器的示图；图9为解释了实例A和实例B之间的潜伏期间隔(gap)；图10为解释了第一实施方式的概念的示图；图11为显示了根据对比实施例的读取到写入操作的时间图；图12为显示了根据对比实施例的写入到读取操作的时间图；图13为显示了根据实施例的读取到写入操作的时间图；图14为显示了根据实施例的写入到读取操作的时间图；图15显示了多种模式的读取到写入(R2W)和写入到读取(W2R)；图16为对参数进行解释的示图；图17为解释了信号WTRDB的最小和最大延迟时间的示图；图18为解释了信号WTRDB的延迟时间的示图；图19为显示了电路装置的实施例的框图，该电路装置包括间隔移位寄存器；图20为时钟生成器的电路图；图21为图19所示间隔延迟电路的电路图；图22为解释了行相关信号的ICA分配的示图；图23为解释了列相关信号的ICA分配的示图；图24为解释了根据实施例的操作的序列的示图；图25为解释了根据对比实施例的移位寄存器SR的布局的示意图；图26为解释了根据实施例的移位寄存器SR的布局的示意图；图27为解释了根据第二实施方式的关于激活命令的命令/地址分配的示图；图28为解释了关于读取/写入命令的命令/地址分配的示图；图29为显示了根据对比实施例的移位寄存器的设置的框图；图30为显示了根据实施例的移位寄存器的设置的框图；图31为根据第三实施方式的延迟电路的电路图；以及图32为解释了根据第四实施方式的潜伏期的示图。具体实施方式一般而言，根据一种实施方式，本专利技术提供了一种能够执行第一模式和第二模式的半导体存储装置，所述第一模式具有第一潜伏期，所述第二模式具有比所示第一潜伏期长的第二潜伏期，该半导体存储装置包括：焊盘(pad)单元，该焊盘单元被配置为从外部接收地址和命令；第一延迟电路，该第一延迟电路被配置为将所述地址延迟与所述第一潜伏期对应的时间；第二延迟电路，该第二延迟电路包括串联的移位寄存器，并被配置为将所述地址延迟与所述第一潜伏期和所述第二潜伏期之间的差值对应的时间；以及控制器，该控制器被配置为在执行所述第二模式时使用所述第一延迟电路和所述第二延迟电路。现在参考附图对本专利技术的实施方式进行描述。注意，在下面的解释中，相同的附图标记表示具有相同功能和设置的元素，只有在必要时才进行重复解释。在该实施方式中，磁阻式随机存取存储器(MRAM)示例为半导体存储装置。【第一实施方式】【1.半导体存储装置的整体设置】图1是根据该实施方式的半导体存储装置10的示意图。半导体存储装置10包括存储核11，外围电路12，以及接口13。存储核11包括被配置为存储数据的多个存储单元。外围电路12向/从存储核11写入/读取数据。接口13包括被配置为接收命令、地址、数据等的焊盘单元14。焊盘单元14包括多个焊盘。接口13通过焊盘单元14从外部装置(主机)接收用于读取/写入的控制信号CNT和控制读取/写入操作定时的时钟CK。接口13通过焊盘单元14，经由命令/地址线CA<n:0>和数据线DQ<m:0>连接至主机，其中n和m为自然数。控制信号CNT包括时钟使能信号CKE和片选信号CS。时钟CK用于控制半导体存储装置10的操作定时。命令/地址线CA<n:0>用于传输/接收命令和地址。数据线DQ<m:0>用于传输/接收输入数据和输出数据。图2为显示了存储核11和外围电路12的实施例的框图。存储核11包括存储单元阵列单元21，行译码器22，以及列译码器23。存储单元阵列单元21包括(k+1)个存储体BK0至BKk，其中k是自然数。存储体BK0至BKk可以独立地激活。例如，如果在读取/写入时只激活必要的存储体，可以降低功耗。行译码器22对例如存储体地址BA<x:0>和行地址AR<y:0>进行解码，所述存储体地址BA<x:0>选择存储体BK0至BKk中的一个，所述行地址AR<y:0>选择已选存储体中的行。列译码器23对例如列地址AC<z:0>进行解码，该列地址AC<z:0>选择存储单元阵列单元21中的列。外围电路12包括命令/地址闩锁电路24，控制电路(控制器)25，地址闩锁电路26，数据闩锁电路27，以及时钟生成器28。命令/地址闩锁电路24通过命令/地址线CA<n:0>从主机15接收命令CMD和地址ADD，并临时存储它们。命令CMD发送至控制电路25。控制电路25基于来自主机15的控制信号CNT和命令CMD控制半导体存储装置10的内部操作。在地址ADD中，存储体地址BA<x:0>发送至行译码器22，行地址AR<y:0>发送至地址闩锁电路26，列地址AC<z:0>发送至列译码器23。在该实施方式中，当输入第一命令时(例如，激活命令)时，地址闩锁电路26闩锁完整行地址的一部分，下面将对此进行描述。当输入第一命令前面的第一命令(例如，预充电命令)输入时，完整行地址的剩余部分预先被地址闩锁电路26闩锁。如上所述，行地址的一部分在输入第一命令之前被预先输入。举例来说，由此能本文档来自技高网...

【技术保护点】
一种能够执行第一模式和第二模式的半导体存储装置，所述第一模式具有第一潜伏期，所述第二模式具有比所示第一潜伏期长的第二潜伏期，该半导体存储装置包括：焊盘单元，该焊盘单元被配置为从外部接收地址和命令；第一延迟电路，该第一延迟电路被配置为将所述地址延迟与所述第一潜伏期对应的时间；第二延迟电路，该第二延迟电路包括串联的移位寄存器，并且被配置为将所述地址延迟与所述第一潜伏期和所述第二潜伏期之间的差值对应的时间；以及控制器，该控制器被配置为在执行所述第二模式时使用所述第一延迟电路和所述第二延迟电路。

【技术特征摘要】
【国外来华专利技术】2013.09.04 US 61/873,800;2014.03.07 US 14/201,6861.一种能够执行第一模式和第二模式的半导体存储装置，所述第一模式具有第一潜伏
期，所述第二模式具有比所示第一潜伏期长的第二潜伏期，该半导体存储装置包括：
焊盘单元，该焊盘单元被配置为从外部接收地址和命令；
第一延迟电路，该第一延迟电路被配置为将所述地址延迟与所述第一潜伏期对应的时
间；
第二延迟电路，该第二延迟电路包括串联的移位寄存器，并且被配置为将所述地址延
迟与所述第一潜伏期和所述第二潜伏期之间的差值对应的时间；以及
控制器，该控制器被配置为在执行所述第二模式时使用所述第一延迟电路和所述第二
延迟电路。
2.如权利要求1所述的装置，其中所述控制器在执行所述第一模式时转移所述第二延
迟电路。
3.如权利要求1所述的装置，该装置还包括：
信号生成电路，该信号生成电路被配置为生成控制信号，从而根据读取命令识别读取
操作，并根据写入命令识别写入操作；以及
第三延迟电路，该第三延迟电路被配置为将所述控制信号延迟预定时间，
其中所述控制器利用延迟的控制信号控制所述第二延迟电路。
4.如权利要求1所述的装置，该装置还包括时钟生成器，该时钟生成器被配置为生成第
一时钟和第二时钟，该第二时钟的开始时间晚于所述第一时钟，
其中所述移位寄存器被划分为在前阶段部...

【专利技术属性】
技术研发人员：清水直树，裴智慧，
申请(专利权)人：株式会社东芝，SK海力士公司，
类型：发明
国别省市：日本;JP