半导体存储装置制造方法及图纸

实施方式的半导体存储装置具备衬底、积层体、多个柱状部、配线部、及第一配线。所述多个柱状部在设定沿与第一方向及第二方向交叉的第三方向延伸的假想性的第一直线时被分为：第一组，包含中心轴沿所述第三方向而交替配置在所述第一直线的两侧的n个(n为3以上且32以下的整数)的柱状部；及第二组，包含形成使所述第一组相对于所述第一直线反转的位置关系的n个柱状部；且所述第一组及所述第二组交替排列。

【技术实现步骤摘要】
本申请案享有以美国临时专利申请案62/216,882号(申请日：2015年9月10日)及美国专利申请案15/069,432号(申请日：2016年3月14日)为基础申请案的优先权。本申请案通过参照这些基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
提出有如下三维构造的半导体存储装置，即，该半导体存储装置在将电极层介隔绝缘层积层多个而成的积层体形成有存储孔洞，且在该存储孔洞的侧壁介隔电荷蓄积层而设置有成为通道的硅体。电极层作为存储单元的控制栅极发挥功能，通过使存储孔洞的尺寸变小，或使存储孔洞的数量增加，而使半导体存储装置的集成度增加。然而，伴随这种存储单元的微细化，有经由存储孔洞连接的配线变得过密而在存储器动作中产生不良情况的顾虑。
技术实现思路
本专利技术的实施方式提供一种抑制在存储器动作中产生不良情况的半导体存储装置。实施方式的半导体存储装置具备衬底、积层体、多个柱状部、配线部、及第一配线。所述积层体设置在所述衬底上。所述积层体具有多个电极层。所述多个电极层分别隔开而积层。所述多个柱状部设置在所述积层体内。所述多个柱状部在所述积层体的积层方向延伸。所述多个柱状部分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间。所述配线部设置在所述积层体内。所述配线部在第一方向延伸。所述第一配线设置在所述多个柱状部上。所述第一配线在与所述第一方向交叉的第二方向延伸。所述多个柱状部在设定相对于所述第一方向及所述第二方向交叉的第三方向延伸的假想性的第一直线时被分为：第一组，包含中心轴沿所述第三方向而交替配置在所述第一直线的两侧的n个(n为3以上的整数)柱状部；及第二组，包含形成使所述第一组相对于所述第一直线反转的位置关系的n个柱状部；且所述第一组及所述第二组交替排列。附图说明图1是第一实施方式的半导体存储装置的示意立体图。图2是第一实施方式的半导体存储装置的示意截面图。图3是图2的区域A的放大图。图4A是第一实施方式的半导体存储装置的示意平面图。图4B是表示图4A的一部分的图。图5是表示柱状部的配置的参考图。图6是第一实施方式的半导体存储装置的示意平面图。图7A～图7D是图6的A1-A2线、B1-B2线、C1-C2线及D1-D2线的截面图。图8A～图8D是图6的E1-E2线、F1-F2线、G1-G2线及H1-H2线的截面图。图9是第二实施方式的半导体存储装置的示意平面图。图10是第二实施方式的半导体存储装置的示意平面图。图11A～图11E是图10的A1-A2线、B1-B2线、C1-C2线、D1-D2线及E1-E2线的截面图。图12A～图12E是图10的F1-F2线、G1-G2线、H1-H2线、I1-I2线及J1-J2线的截面图。图13是第三实施方式的半导体存储装置的示意平面图。图14是第三实施方式的变化例的半导体存储装置的示意平面图。图15是第四实施方式的半导体存储装置的示意平面图。图16是第五实施方式的半导体存储装置的示意平面图。图17是实施方式的半导体存储装置的示意平面图。图18是半导体存储装置的比较图。图19是半导体存储装置的比较图。图20是半导体存储装置的比较图。图21A～图21D是表示半导体存储装置的特性的图。图22是实施方式的半导体存储装置的示意平面图。图23A～图23C是表示柱状部的配置的图。图24A～图24D是表示半导体存储装置的特性的图。图25A～图25D是表示半导体存储装置的特性的图。图26A～图26D是表示半导体存储装置的特性的图。图27是第六实施方式的半导体存储装置的示意立体图。具体实施方式以下，参照图式对实施方式进行说明。另外，各图式中，对相同要素附上相同符号。以下，以具有三维构造的半导体存储装置为例进行说明。(第一实施方式)图1是第一实施方式的半导体存储装置的示意立体图。图2是第一实施方式的半导体存储装置的示意截面图。图3是图2的区域A的放大图。图1表示半导体存储装置1的存储单元阵列。图2及图3表示存储单元阵列的截面图。另外，图1中未图示绝缘层31、绝缘层32、绝缘层33及接触部V1。图1中，将相对于衬底10的上表面10a而平行的方向且相互正交的2个方向设为X方向及Y方向，且将相对于这些X方向及Y方向的双方而正交的方向设为Z方向。Z方向为积层方向。如图1及图2所示般，在衬底10上介隔绝缘层30而设置有积层体15。积层体15具有多个电极层WL、多个绝缘层30、源极侧选择栅极SGS、及漏极侧选择栅极SGD。多个电极层WL分别隔开而积层，多个绝缘层30设置在多个电极层WL之间。多个电极层WL及多个绝缘层30例如是逐层交替积层。另外，图示的电极层WL的层数为一例，电极层WL的层数为任意。在积层体15的最下层设置有源极侧选择栅极SGS。在积层体15的最上层设置有漏极侧选择栅极SGD。在积层体15上设置有绝缘层30。多个电极层WL包含例如金属、金属硅化物或多晶硅。另外，源极侧选择栅极SGS及漏极侧选择栅极SGD可包含与上述多个电极层WL相同的材料，也可包含与上述多个电极层WL不同的材料。绝缘层30、绝缘层31、绝缘层32及绝缘层33使用包含例如硅氧化物的绝缘层。在积层体15内设置有沿Z方向延伸的柱状部CL。柱状部CL例如设置为圆柱或椭圆柱状。柱状部CL的配置的详细情况将在下文叙述。如图3所示般，柱状部CL具有通道体20A(半导体部)、存储器膜21A、及核心绝缘部22A。通道体20A为例如硅膜。存储器膜21A设置在积层体15与通道体20A之间。存储器膜21A从通道体20A侧依序积层有隧道绝缘层21a、电荷蓄积层21b及区块绝缘层21c。隧道绝缘层21a为如下层，即，通常为绝缘性，但当被施加处于半导体存储装置1的驱动电压的范围内的特定电压时流动隧道电流。电荷蓄积层21b为蓄积电荷的层，例如使用包含硅氮化物的层。区块绝缘层21c为即便被在半导体存储装置1的驱动电压的范围内施加电压实质上也不会流动电流的层，且为由高介电常数材料例如硅氧化物、铝氧化物或铪氧化物形成的氧化层，或将这些氧化层积层而成的多层膜。存储器膜21A也能以具有浮动栅极的方式构成。例如，存储器膜21A也能以如下方式形成，即，挖掘电极层WL，并将浮动栅极埋入于其内部。核心绝缘部22A设置在通道体20A的内侧。核心绝缘部22A包含例如硅氧化膜，也可包含气隙。也可在通道体20A的内侧设置核心绝缘部22A。在积层体15设置有在积层体15内沿X方向及Z方向延伸的配线部LI。配线部LI经由接点(未图示)而电性连接于其之上的源极线SL。配线部LI由例如钨等金属材料形成。配线部LI具有相对于XZ平面而平行的板状部分。例如，配线部LI也可将多个板状部分相互连接。例如，在图1中，将配线部LI的2个板状部分相互连接。在配线部LI的侧壁设置有绝缘膜40。绝缘膜40是与配线部LI相同地沿X方向及Z方向延伸。作为绝缘膜40，使用包含例如硅氧化物的膜。配线部LI在其下表面与柱状部CL电性连接。接点部Cb设置在通道体20A的上端。此外，接点部V1设置在接点部Cb上。接点部V1比接点部Cb细。接点部Cb及接点部V1例如为接触插塞，且是将钨层及钛氮化层等含金属层积层而形成。在接点部V1上设置有多个位线BL。多个位线BL分别本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于具备：衬底；积层体，设置在所述衬底上，且具有分别隔开而积层的多个电极层；多个柱状部，设置在所述积层体内，沿所述积层体的积层方向延伸，且分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间；配线部，设置在所述积层体内，且在第一方向延伸；及第一配线，设置在所述多个柱状部上，且在相对于所述第一方向交叉的第二方向延伸；且所述多个柱状部在设定沿相对于所述第一方向及所述第二方向交叉的第三方向延伸的假想性的第一直线时被分为：第一组，包含中心轴沿所述第三方向而交替配置在所述第一直线的两侧的n个(n为3以上32以下的整数)柱状部；及第二组，包含形成使所述第一组相对于所述第一直线反转的位置关系的n个柱状部；且所述第一组及所述第二组交替排列。

【技术特征摘要】
2015.09.10 US 62/216,882;2016.03.14 US 15/069,4321.一种半导体存储装置，其特征在于具备：衬底；积层体，设置在所述衬底上，且具有分别隔开而积层的多个电极层；多个柱状部，设置在所述积层体内，沿所述积层体的积层方向延伸，且分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间；配线部，设置在所述积层体内，且在第一方向延伸；及第一配线，设置在所述多个柱状部上，且在相对于所述第一方向交叉的第二方向延伸；且所述多个柱状部在设定沿相对于所述第一方向及所述第二方向交叉的第三方向延伸的假想性的第一直线时被分为：第一组，包含中心轴沿所述第三方向而交替配置在所述第一直线的两侧的n个(n为3以上32以下的整数)柱状部；及第二组，包含形成使所述第一组相对于所述第一直线反转的位置关系的n个柱状部；且所述第一组及所述第二组交替排列。2.根据权利要求1所述的半导体存储装置，其特征在于：所述多个柱状部具有配置为三角形状的第一柱状部、第二柱状部及第三柱状部、及配置为三角形状的第四柱状部、第五柱状部及第六柱状部，通过连结所述第一柱状部的中心、所述第二柱状部的中心、及所述第三柱状部的中心的直线而形成的第一三角形，相对于通过连结所述第四柱状部的中心、所述第五柱状部的中心、及所述第六柱状部的中心的直线而形成的第二三角形反转，所述第一柱状部及所述第四柱状部未沿所述第一方向配置，在设定沿所述第一方向延伸的假想性的第二直线时，所述第二柱状部及所述第三柱状部配置在所述第二直线上，在设定沿所述第一方向延伸的假想性的第三直线时，所述第五柱状部及所述第六柱状部配置在所述第三直线上。3.根据权利要求2所述的半导体存储装置，其特征在于：所述第一柱状部与所述第四柱状部之间的距离，比所述第一柱状部与所述第五柱状部之间的距离、及所述第二柱状部与所述第四柱状部之间的距离长，所述第一柱状部与所述第四柱状部之间的距离，比所述第三柱状部与所述第六柱状部之间的距离短。4.根据权利要求3所述的半导体存储装置，其特征在于：所述第一柱状部及所述第五柱状部、所述第二柱状部及所述第四柱状部、所述第三柱状部及所述第六柱状部分别沿第四方向配置。5.根据权利要求4所述的半导体存储装置，其特征在于：通过所述第一方向及所述第四方向形成的第一角度为30度以上60度以下。6.根据权利要求1所述的半导体存储装置，其特征在于：所述多个柱状部配置在第一区域、及以在所述第一方向与所述第一区域相邻的方式设置的第二区域，所述第一配线分别在所述第一区域及所述第二区域内以相同数延伸，所述第一区域内的柱状部以与所述第二区域内的柱状部的配置不同的方式配置。7.根据权利要求6所述的半导体存储装置，其特征在于：所述第一区域内的柱状部以将所述第二区域内的柱状部的配置反转的方式配置。8.根据权利要求6所述的半导体存储装置，其特征在于：所述多个柱状部以将所述第一区域内的柱状部的配置与所述第二区域内的柱状部的配置交替重复的方式配置。9.一种半导体存储装置，其特征在于具备：衬底；积层体，设置在所述衬底上，且具有分别隔开而积层的多个电极层；多个柱状部，设置在所述积层体内，在所述积层体的积层方向延伸，且分别具有：半导体部；及存储器膜，设置在所述半导体部与所述电极层之间；及配线部，设置在所述积层体内，且...

【专利技术属性】
技术研发人员：阿久津良宏，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP