具有保护电路的半导体元件制造技术

一种具有保护电路的半导体元件，包含一输出级和一电压箝制电路。该输出级包括一输出端、一PMOS晶体管和一NMOS晶体管。该电压箝制电路包括一第一晶体管、一第二晶体管和一第一开关。该等第一和第二晶体管用以箝制该输出级的该PMOS晶体管的一栅极的电压。该等第一和第二晶体管以串联方式连接于该第一电源电压和该PMOS晶体管的该栅极之间。该第一开关连接于该第一电源电压和一第一节点之间，该第一节点位于该第一晶体管和该第二晶体管的交越点间。该第一开关用以选择性地连接该第一电源电压至该第一节点。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，尤其涉及一种具有一保护电路以保护一输出级的半导体元件。
技术介绍
随着半导体工艺技术的发展，电子元件的尺寸逐渐缩小。因此，元件的散热能力和防止故障的设计已成为电子元件设计的重要课题。在音频系统中由于输出级被设计以驱动大电流，因此元件的散热能力和防止故障的设计也额外重要。一个可能让输出级出现故障的状况是在输出级意外短路至地端或供电端时，此时会有一过电流状况发生。如果该过电流持续流入输出级，输出级会因过热而造成损害。在已知技术中，该短路状况发生时会藉由导通一二极管以箝制输出级的驱动电压，藉以降低输出级的电流至一固定值。然而，该种箝制方式所产生的输出级的电流大于一正常运作电流数倍，故若该短路状况持续发生时，该输出级还是可能会产生损害。
技术实现思路
本专利技术提供一种半导体元件，其包括一输出级和一第一电压箝制电路。该输出级包括一输出端、一PMOS晶体管和一NMOS晶体管。该输出端用以产生一输出信号。该PMOS晶体管具有耦接至一第一电源电压的一源极。该NMOS晶体管具有耦接至该PMOS晶体管的一漏极的一漏极和具有耦接至一第二电源电压的一源极。该第一电压箝制电路包括一第一晶体管、一第二晶体管和一第一开关。该等第一和第二晶体管用以箝制该输出级的该PMOS晶体管的一栅极的电压。该等第一和第二晶体管以串联方式连接于该第一电源电压和该PMOS晶体管的该栅极之间。该第一开关连接于该第一电源电压和一第一节点之间，该第一节点位于该第一晶体管和该第二晶体管的交越点间。该第一开关用以选择性地连接该第一电源电压至该第一节点。附图说明图1显示结合本专利技术一实施例的半导体元件的方块示意图。图2显示结合本专利技术一实施例的该等电压箝制电路的部分电路图。图3显示结合本专利技术一实施例的该保护电路中的该控制电路的电路图。图4显示当该保护电路运作于该返折模式时的电路图。图5显示结合本专利技术一实施例的该保护电路由该返折模式回到正常模式下的运作示意图。图6显示当该保护电路运作于该返折模式时的电路图。图7显示结合本专利技术一实施例的该保护电路由返折模式回到正常模式下的运作示意图。图8显示结合本专利技术一实施例的输出电压和输出电流运作于正常模式和返折模式下的波形图。图9显示结合本专利技术另一实施例的该等电压箝制电路的部分电路图。【符号说明】100保护电路102反馈电路104输出级驱动电路110电压箝制电路120电压箝制电路130控制电路300逻辑电路301逻辑电路302比较器303反相器310或非门320或非门350反相器MP晶体管MN晶体管M1～M4晶体管Mb1～Mb2偏压晶体管SW1～SW2开关具体实施方式在说明书及所附的权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。图1显示结合本专利技术一实施例的半导体元件的方块示意图，该半导体元件包含一保护电路100以防止一过电流状况发生于一输出级。如图1所示，该保护电路100包含一反馈电路102、一输出级驱动电路104、电压箝制电路110和120以及一控制电路130。该输出级包含两晶体管MP和MN以及用以输出一输出电压Vout的一输出端。如图1所示，一电压源VB提供该输出级的偏压电压。该反馈电路102用以回馈该输出电压Vout至该输出级驱动电路104以稳定系统。该输出级驱动电路104用以驱动该输出级。该电压箝制电路110用以箝制该输出级的晶体管MP的一栅极端电压。当该输出电压Vout下降至接近于一地端电压VSS时，该电压箝制电路110运作于一返折(Fold-back)模式以避免大电流流过该晶体管MP而造成损害。该电压箝制电路120用以箝制该输出级的晶体管MN的一栅极端电压。当该输出电压Vout上升至接近于一电源电压VDD时，该电压箝制电路120运作于该返折模式以避免大电流流过该晶体管MN而造成损害。该控制电路130用以控制该等电压箝制电路110和120进入该返折模式。图2显示结合本专利技术一实施例的该等电压箝制电路110和120的部分电路图。参照图2，该电压箝制电路110包含两晶体管M1和M2、一开关SW1以及一偏压晶体管Mb1。该等晶体管M1和M2以串联方式连接，其用以箝制该输出级的晶体管MP的该栅极端电压。该晶体管M1的一源极耦接至该电源电压VDD。该晶体管M2的一漏极耦接至该输出级中晶体管MP的一栅极。该晶体管M2的一源极和该晶体管M1的一漏极耦接至一节点N1。该晶体管M2的一栅极和该晶体管M1的一栅极耦接至该输出级中该晶体管MP的该栅极。该开关SW1耦接于该电源电压VDD和该节点N1之间。当该开关SW1导通时，该节点N1会电性连接至该电源电压VDD。在本实施例中，该开关SW1是由一PMOS晶体管所构成。该偏压晶体管Mb1用以镜射(mirror)晶体管M1的电流。该偏压晶体管Mb1的一源极耦接至该电源电压VDD，一栅极耦接至晶体管M1的该栅极，且一漏极耦接至一电流源。参照图2，该电压箝制电路120包含两晶体管M3和M4、一开关SW2以及一偏压晶体管Mb2。该等晶体管M3和M4以串联方式连接，其用以箝制该输出级的晶体管MN的该栅极端电压。该晶体管M3的一源极耦接至该接地电压VSS。该晶体管M4的一漏极耦接至该输出级中晶体管MN的一栅极。该晶体管M4的一源极和该晶体管M3的一漏极耦接至一节点N2。该晶体管M4的一栅极和该晶体管M3的一栅极耦接至该输出级中该晶体管MN的该栅极。该开关SW2耦接于该接地电压VSS和该节点N2之间。当该开关SW2导通时，该节点N2会电性连接至该接地电压VSS。在本实施例中，该开关SW2是由一NMOS晶体管所构成。该偏压晶体管Mb2用以镜射(mirror)晶体管M3的电流。该偏压晶体管Mb2的一源极耦接至该接地电压GND，一栅极耦接至该晶体管M3的该栅极，且一漏极耦接至一电流源。图3显示结合本专利技术一实施例的该保护电路100中的该控制电路130的电路图。参照图3，该控制电路130包含两逻辑电路300和301、一比较器302以及一反相器303。该逻辑电路300用以产生一控制信号Q1，藉以导通或关闭该开关SW1以控制该电压箝制电路110运作于正常模式或返折模式。该逻辑电路301用以产生一控制信号Q2，藉以导通或关闭该开关SW2以控制该电压箝制电路120运作于正常模式或返折模式。该比较器302用以比较该输出电压Vout和一共同电压VCM以产生一信号Preset，其中该共同电压VCM为该输出电压Vout的电压摆幅的中心值。该信号Preset用以指示该电压箝制电路110由返折模式回到正常模式运作。该反相器303用以反向该信号Preset以产生一信号Nreset。该信号Nreset用以指示该电压箝制电路120由返折模式本文档来自技高网...

【技术保护点】
一种半导体元件，包括：输出级，该输出级包括：输出端，用以产生输出信号；PMOS晶体管，具有耦接至第一电源电压的源极；和NMOS晶体管，具有耦接至该PMOS晶体管的漏极的漏极和具有耦接至第二电源电压的源极；以及第一电压箝制电路，该第一电压箝制电路包括：第一晶体管；第二晶体管；和第一开关；其中，所述第一和第二晶体管用以箝制该输出级的该PMOS晶体管的栅极的电压，所述第一和第二晶体管以串联方式连接于该第一电源电压和该PMOS晶体管的该栅极之间；且其中，该第一开关连接于该第一电源电压和第一节点之间，该第一节点位于该第一晶体管和该第二晶体管的交越点间，该第一开关用以选择性地连接该第一电源电压至该第一节点。

【技术特征摘要】
1.一种半导体元件，包括：输出级，该输出级包括：输出端，用以产生输出信号；PMOS晶体管，具有耦接至第一电源电压的源极；和NMOS晶体管，具有耦接至该PMOS晶体管的漏极的漏极和具有耦接至第二电源电压的源极；以及第一电压箝制电路，该第一电压箝制电路包括：第一晶体管；第二晶体管；和第一开关；其中，所述第一和第二晶体管用以箝制该输出级的该PMOS晶体管的栅极的电压，所述第一和第二晶体管以串联方式连接于该第一电源电压和该PMOS晶体管的该栅极之间；且其中，该第一开关连接于该第一电源电压和第一节点之间，该第一节点位于该第一晶体管和该第二晶体管的交越点间，该第一开关用以选择性地连接该第一电源电压至该第一节点。2.如权利要求1所述的半导体元件，其中该第一晶体管为PMOS晶体管，该第二晶体管为PMOS晶体管，该第一晶体管具有耦接至第一电源电压的源极，而该第二晶体管具有耦接至该第一晶体管的漏极的源极和耦接至该输出级的该PMOS晶体管的该栅极的漏极，且该第一开关用以选择性地连接该第一电源电压至该第一晶体管的该漏极。3.如权利要求2所述的半导体元件，其中该第一晶体管的一栅极和该第二晶体管的一栅极耦接至该输出级的该PMOS晶体管的该栅极。4.如权利要求1所述的半导体元件，还包括：控制电路，用以根据该输出级的该PMOS晶体管的该栅极的电压值控制该第一开关的状态。5.如权利要求4所述的半导体元件，其中该控制电路还包括：逻辑电路，用以接收第一信号和第二信号以产生控制信号，该控制信号用以控制该第一开关的状态；以及比较器，用以比较该输出级的该输出信号和共同电压以产生该第二信号，其中该共同电压为该输出电信号的电压摆幅的中心值。6.如权利要求5所述的半导体元件，其中该第一电压箝制电路还包括：偏压晶体管，该偏压晶体管具有耦接至该第一供应电压的源极，耦接至该输出级的该PMOS晶体管的该栅极的栅极，和用以提供该第一信号的漏极。7.如权利要求1所述的半导体元件，还包括：第二电压箝制电路，该第二电压箝制电路包括：第三晶体管；第四晶体管；和第二开关；其中，所述第三和第四晶体管用以箝制该输出级的该...

【专利技术属性】
技术研发人员：曹斯钧，
申请(专利权)人：晶豪科技股份有限公司，
类型：发明
国别省市：中国台湾;71