具有高K电介质和金属栅的非易失性存储器单元制造技术

一种非易失性存储器，包括第一导电类型的衬底，在其中形成的第二导电类型的第一和第二分隔开的区，在其间的沟道区。多晶硅金属栅字线被设置在沟道区的第一部分的上方并通过高K电介质层与其分隔开。字线的金属部分紧密地邻近于高K电介质层。多晶硅浮栅紧密地邻近于字线并与其分隔开，并且被设置在沟道区的另一部分的上方并与其绝缘。多晶硅耦合栅被设置在浮栅的上方并与其绝缘。多晶硅擦除栅被设置在浮栅的另一侧并与其绝缘，被设置在第二区的上方并与其绝缘，并且紧密地邻近于耦合栅的另一侧但与其分隔开。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】一种非易失性存储器，包括第一导电类型的衬底，在其中形成的第二导电类型的第一和第二分隔开的区，在其间的沟道区。多晶硅金属栅字线被设置在沟道区的第一部分的上方并通过高K电介质层与其分隔开。字线的金属部分紧密地邻近于高K电介质层。多晶硅浮栅紧密地邻近于字线并与其分隔开，并且被设置在沟道区的另一部分的上方并与其绝缘。多晶硅耦合栅被设置在浮栅的上方并与其绝缘。多晶硅擦除栅被设置在浮栅的另一侧并与其绝缘，被设置在第二区的上方并与其绝缘，并且紧密地邻近于耦合栅的另一侧但与其分隔开。【专利说明】具有高K电介质和金属栅的非易失性存储器单元
本专利技术涉及具有作为字线的一部分的金属栅和在字线与沟道区之间的高K电介质的非易失性存储器单元。
技术介绍
使用浮栅来存储电荷的非易失性存储器单元在本领域是公知的。参考图1，示出了现有技术的非易失性存储器单元10的截面图。存储器单元10包括诸如P型的第一导电类型的单晶衬底12。在衬底12的表面处或靠近衬底12的表面的是诸如N型的第二导电类型的第一区14。与第一区14分隔开的是也为第二导电类型的第二区16。在第一区14与第二区16之间的是沟道区18。由多晶硅制成的字线20被设置在沟道区18的第一部分的上方。字线20通过氧化硅(二氧化硅)层22与沟道区18分隔开。紧密地邻近于字线20并与字线20分隔开的是浮栅24，其也由多晶硅制成，并且被设置在沟道区18的另一部分的上方。浮栅24通过通常也为氧化硅(二氧化硅)的另一个绝缘层30与沟道区18分开。也由多晶硅制成的耦合栅26被设置在浮栅24的上方，并且通过另一个复合绝缘层32与其绝缘。用于复合绝缘层32的通常的材料是二氧化硅-氮化硅-二氧化硅或0N0。在浮栅24的另一侧并与其分隔开的是也由多晶硅制成的擦除栅28。擦除栅28被设置在第二区16的上方并与其绝缘。擦除栅28也紧密地邻近于耦合栅26但与耦合栅26分隔开，并且紧密地邻近于耦合栅26的另一侧。存储器单元10如下进行操作。在编程操作期间，当将电荷存储在浮栅24上时，将第一正电压施加至字线20，引起字线20下方的沟道区18的部分导电。将第二正电压施加至耦合栅26。将第三正电压施加至第二区16。将电流施加至第一区14。电子被吸引至在第二区16处的正电压。随着它们靠近浮栅24，它们经历了由施加至耦合栅26的电压引起的电场的突然增加，引起电荷被注入到浮栅24上。因此，编程通过热电子注入的机制而发生。在当电荷被从浮栅24去除时的擦除操作期间，将高的正电压施加至擦除栅28。可以将负电压或接地电压施加至耦合栅26和/或字线20。由通过在浮栅24与擦除栅28之间的绝缘层的隧穿来将浮栅24上的电荷吸引至擦除栅28。特别地，浮栅24可以用面向擦除栅28的锐利尖端来形成，从而促进从浮栅24通过尖端并通过在浮栅24与擦除栅28之间的绝缘层到擦除栅28上的电子的Fowler-Nordheim (福勒-诺得海姆)隧穿。在读取操作期间，将第一正电压施加至字线20，以接通在字线20之下的沟道区18的部分。将第二正电压施加至耦合栅26。将电压差动施加至第一区14和第二区16。如果浮栅24被编程，即浮栅24存储电子，则施加至耦合栅26的第二正电压不能够胜过在浮栅24上存储的负电子，并且在浮栅24之下的沟道区18的部分保持不导电。因此，没有电流或最小量的电流将在第一区14与第二区16之间流动。然而，如果浮栅24没有被编程，S卩，浮栅24保持中性或也许甚至存储正电荷(缺少电子)，则施加至耦合栅26的第二正电压能够引起浮栅24之下的沟道区18的部分导电。因此，电流将在第一区14与第二区16之间流动。存储器单元10已经迄今被证明对于90nm范围中的工艺节点是可行的。然而，随着缩放比例增加，即工艺几何尺寸减小，缩放比例将由于字线氧化层22的厚度而变成挑战，不可缩放。这可能引起通过氧化层22的泄露，其可能引发编程扰乱情况。此外，如果氧化层22不可缩放，则其对用1.2伏特及以下的Vcc进行读取可能成为挑战，从而有必要使用电荷泵，这可能引起较慢的读取、读取延迟以及占据对于电荷泵的有价值的基板面(realestate)。此外，在未选定存储器单元10的擦除状态下，这可能引起通过在字线20之下的沟道区18的高亚阈值单元电流，从而挑战用于编程、读取和编程扰乱的高温操作。因此，期望的是，找到对工艺缩放比例的问题的解决方案，使得存储器单元10可以在基本上不背离存储器单元10的设计的情况下被定尺度为更小的几何尺寸。
技术实现思路
因此，在本专利技术的第一实施例中，非易失性闪速存储器单元具有诸如P型的第一导电类型的单晶衬底。在衬底表面处或靠近衬底表面的是诸如N型的第二导电类型的第一区。与第一区分隔开的是也为第二导电类型的第二区。在第一区与第二区之间的是沟道区。由多晶硅和金属栅制成的字线被设置在沟道区的第一部分的上方。字线通过高K电介质层与沟道区18分隔开。字线的金属部分紧密地邻近于高K电介质层。紧密地邻近于字线并与字线分隔开的是浮栅，其也由多晶硅制成，并且被设置在沟道区的另一部分的上方。浮栅通过通常也为氧化硅(二氧化硅)的另一个绝缘层与沟道区分开。也由多晶硅制成的耦合栅被设置在浮栅的上方，并且通过另一个绝缘层与其绝缘。在浮栅的另一侧并与其分隔开的是也由多晶硅制成的擦除栅。擦除栅被设置在第二区的上方并与其绝缘。擦除栅也紧密地邻近于耦合栅但与耦合栅分隔开，并且紧密地邻近于耦合栅的另一侧。在本专利技术的第二实施例中，存储器单元类似于第一实施例，除了第二实施例存储器单元进一步具有在字线与邻近的浮栅和耦合栅之间的沿着字线的侧壁的高K电介质材料，其中字线的金属部分进一步邻近于沿着字线的侧壁的高K电介质。在本专利技术的第三实施例中，存储器单元类似于第二实施例，除了第三实施例存储器单元进一步具有在擦除栅与邻近的浮栅和耦合栅之间的沿着擦除栅的侧壁的高K电介质材料，其中擦除栅的金属部分邻近于沿着擦除栅的侧壁的高K电介质材料。擦除栅进一步具有在擦除栅与第二区之间的高K电介质层，其中，擦除栅的金属部分邻近于在擦除栅与第二区之间的高K电介质层。【专利附图】【附图说明】图1是现有技术的闪速存储器单元的截面图。图2是本专利技术的闪速存储器单元的第一实施例的截面图。图3是本专利技术的闪速存储器单元的第二实施例的截面图。图4是本专利技术的闪速存储器单元的第三实施例的截面图。图5 (a_g)是制备本专利技术的闪速存储器单元的第三实施例的本专利技术的工艺流程中使用的步骤的截面图。图6是本专利技术的工艺流程中使用的步骤中的一个的顶视图。【具体实施方式】参考图2，示出了本专利技术的存储器单元50的第一实施例。存储器单元50类似于图1中示出的存储器单元10。因此，相似的部分将用相同的数字来标明。存储器单元50包括诸如P型的第一导电类型的单晶衬底12。在衬底12的表面处或靠近衬底12的表面的是诸如N型的第二导电类型的第一区14。与第一区14分隔开的是也为第二导电类型的第二区16。在第一区14与第二区16之间的是沟道区18。字线20被设置在沟道区18的第一部分的上方。字线20通过高K电介质层52与沟道区18分隔开。用于高K电介质层52的通常的材料是二氧化铪。可以通过原子层沉积(ALD)将诸如氧化镧(La2O3)的本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：A科托夫，CS苏，
申请(专利权)人：硅存储技术公司，
类型：
国别省市：