一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明专利技术的半导体器件的制造方法，通过在形成双应力衬垫之前在形成层间介电层，填平了NMOS和PMOS之间的间隙，使得在形成DSL前整个器件的上表面保持平整，保证了NMOS的第一应力层和PMOS的第二应力层可以在半导体衬底表面规则的形成，并在NMOS和PMOS的交界位置实现良好接触，避免了双应力衬垫的不良，因此，可以更好的发挥DSL的应力增强作用，提高器件的载流子迁移率，降低了半导体器件的功耗并提高了半导体器件的速度。相应地，本发明专利技术提供的半导体器件，设置层间介电层填平了NMOS和PMOS之间的间隙从而形成了平整的器件表面，亦具有上述优点。

【技术实现步骤摘要】
【专利摘要】本专利技术提供，涉及半导体
。本专利技术的半导体器件的制造方法，通过在形成双应力衬垫之前在形成层间介电层，填平了NMOS和PMOS之间的间隙，使得在形成DSL前整个器件的上表面保持平整，保证了NMOS的第一应力层和PMOS的第二应力层可以在半导体衬底表面规则的形成，并在NMOS和PMOS的交界位置实现良好接触，避免了双应力衬垫的不良，因此，可以更好的发挥DSL的应力增强作用，提高器件的载流子迁移率，降低了半导体器件的功耗并提高了半导体器件的速度。相应地，本专利技术提供的半导体器件，设置层间介电层填平了NMOS和PMOS之间的间隙从而形成了平整的器件表面，亦具有上述优点。【专利说明】
本专利技术涉及半导体
，具体而言涉及。
技术介绍
在半导体
中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力工程(stress engineering)越来越受到业界的关注。应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。双应力衬垫(Dual Stress Liner，简称DSL)技术，是目前被广泛应用的应力技术，其通过向不同的晶体管施加不同的应力，提高了载流子的迁移率，因而同时实现了速度的提高与耗电量的降低。现有技术中，应用双应力衬垫DSL技术的半导体器件，通常在NMOS和PMOS的栅极结构(包括栅极、还可能包括栅极侧壁)的外侧直接设置双应力层(即双应力衬垫)。典型的应用DSL的半导体器件的结构，如图1所示，其包括半导体衬底100，其中，半导体衬底100包括用于形成NMOS器件的NMOS区和用于形成PMOS器件的PMOS区，在该半导体衬底100上形成有NMOS的栅极IOlA和PMOS的栅极101B，第一应力层102A直接设置于NMOS的栅极结构(包括栅极IOlA和侧壁)外侧，第二应力层102B直接设置于PMOS的栅极结构(包括栅极IOlB和侧壁)的外侧。随着半导体器件中的晶体管的尺寸越来越小，晶体管之间的间距越来越小，加之NMOS和PMOS表面以及他们之间的区域的不规则的轮廓，现有技术中的上述器件结构(图1所示)面临的问题越来越多，表现尤为明显的是，DSL技术中所使用的衬垫(即第一应力层和第二应力层)在交界位置越来越难以实现良好接触，以及双应力衬垫在半导体表面越来越难以规则的形成，因此，现有的DSL技术的作用在不断被减弱。尤其当半导体技术的工艺节点发展到28nm及以下，传统的DSL技术对沟道应力的增强作用已经被极大的削弱。由于现有技术存在上述问题，因此，需要提出一种新的半导体器件的结构及其制造方法，通过采用合适的应力技术方案，满足半导体器件对应力的要求，提高半导体器件的性能。
技术实现思路
针对现有技术的不足，本专利技术提供了。一方面，本专利技术提供一种半导体器件的制造方法，该方法包括如下步骤:步骤SlOl:提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区，以及所述NMOS的栅极与所述PMOS的栅极；步骤S102:在所述半导体衬底上形成层间介电层，所述层间介电层位于所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极以及所述PMOS的栅极的顶端保持水平；步骤S103:在所述半导体衬底上形成位于所述NMOS上方的第一应力层和位于所述PMOS上方的第二应力层。其中，所述NMOS的栅极与所述PMOS的栅极为金属栅极。其中，所述步骤S102包括:在所述半导体衬底上形成一层介电材料薄膜；对所述介电材料薄膜进行化学机械抛光，去除所述介电材料薄膜高于所述NMOS的栅极和所述PMOS的栅极的部分。其中，所述步骤S 103包括:步骤S1031:在所述半导体衬底上形成一层第一应力薄膜，刻蚀去除所述第一应力薄膜位于所述PMOS上方的部分，以形成位于所述NMOS上方的第一应力层；步骤S1032:在所述半导体衬垫上形成一层第二应力薄膜，刻蚀去除所述第二应力薄膜位于所述NMOS上方的部分，以形成位于所述PMOS上方的第二应力层；其中，步骤S1031和S1032的顺序可以互换。其中，所述第一应力层为拉应力层，所述第二应力层为压应力层。其中，所述第一应力层的材料为拉伸应力的氮化硅，所述第二应力层的材料为压缩应力的氮化硅。进一步的，所述第一应力层和所述第二应力层毗邻而不交迭。优选的，所述第一应力层和所述第二应力层毗邻的位置为:相邻的所述NMOS和PMOS之间的中间区域。其中，在所述步骤SlOl和所述步骤S102之间，还包括在所述半导体衬底上形成单应力衬垫的步骤。其中，所述单应力衬垫覆盖所述半导体衬底除了所述NMOS的栅极的顶部和所述PMOS的栅极的顶部以外的区域。其中，所述半导体衬底上形成单应力衬垫的步骤包括:在所述半导体衬底上形成一层单应力材料薄膜；对所述单应力材料薄膜进行CMP，去除所述单应力材料薄膜位于所述NMOS的栅极和所述PMOS的栅极顶部的部分。其中，另一种实现单应力衬垫的方案为:在所述步骤S102中，除形成层间介电层之外，还包括同时形成单应力衬垫的步骤，此时所述步骤S102包括:在所述半导体衬底上形成一层单应力材料薄膜；在所述单应力材料薄膜上形成一层介电材料薄膜；对所述介电材料薄膜和所述单应力材料薄膜进行CMP，去除所述介电材料薄膜和所述单应力材料薄膜高于所述NMOS的栅极和所述PMOS的栅极的部分，以形成所述层间介电层和单应力衬垫。其中，所述单应力衬垫为拉应力衬垫或压应力衬垫。在上述任一项所述的半导体器件的制造方法中，在所述步骤S103之后还可以包括步骤S104:在所述半导体衬底上的所述第一应力层和所述第二应力层的表面形成另一层间介电层。进一步的，在所述步骤S104之后还包括步骤S105:刻蚀所述另一层间介电层以及位于其下方的所述第一应力层、第二应力层和所述层间介电层，以形成所述NMOS和所述PMOS的接触孔。其中，所述NMOS的接触孔包括位于所述NMOS的源极上方的方形接触孔以及位于所述NMOS的漏极和栅极上方的共享接触孔，所述PMOS的接触孔包括位于所述PMOS的源极上方的方形接触孔以及位于所述PMOS的漏极和栅极上方的共享接触孔。进一步的，在所述步骤S105之后还包括步骤S106:在所述NMOS和所述PMOS的接触孔内形成接触金属。另一方面，本专利技术提供一种半导体器件，所述器件包括:半导体衬底和位于其上的NMOS和PM0S，其特征在于，还包括层间介电层、第一应力层和第二应力层；所述层间介电层位于所述半导体衬底上的所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极的顶端以及所述PMOS的栅极的顶端保持水平；所述第一应力层和所述第二应力层位于所述层间介电层的上方，并且，所述第一应力层位于所述NMOS本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：步骤S101：提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区，以及所述NMOS的栅极与所述PMOS的栅极；步骤S102：在所述半导体衬底上形成层间介电层，所述层间介电层位于所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极以及所述PMOS的栅极的顶端保持水平；步骤S103：在所述半导体衬底上形成位于所述NMOS上方的第一应力层和位于所述PMOS上方的第二应力层。

【技术特征摘要】

【专利技术属性】
技术研发人员：张海洋，王新鹏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31