一种半导体器件的制造方法技术

本发明专利技术提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：在锗硅层形成工艺之后，对NMOS区的锗硅遮蔽层和栅极硬掩膜的进行刻蚀处理，使锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度趋于一致的工艺步骤。本发明专利技术解决了去除工艺前锗硅遮蔽层和栅极硬掩膜在NMOS区域和PMOS区域的厚度不均衡问题，可以在不需要很大的过刻工艺量的情况下实现锗硅遮蔽层和栅极硬掩膜的良好去除，避免了NMOS尤其是大的NMOS的顶部氮化硅残留及其造成的NMOS顶部无法生长硅化镍的问题,以及PMOS的栅极顶端侧翼缺陷和AA区缺陷等器件不良，提高了产品良率。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及。
技术介绍
在半导体
中，对于45nm节点以下的先进的多晶硅/氮氧化硅技术，应力工程成为器件性能提升的最重要的因素之一。对于PM0S，锗硅技术可以通过给沟道施加压应力来提高载流子迁移率。现有技术中，一般通过干刻结合湿刻的方式来形成用于沉积锗硅的PM0S的凹槽(可以为sigma型或U型等)。在干刻形成凹槽的过程中，锗硅遮蔽层(即SiGe block film)位于PMOS区域的部分(即PM0S区的锗硅遮蔽层，或PM0S区的临时间隙壁)会同时被刻蚀掉一部分，而位于NM0S区域的部分(即NM0S区的锗硅遮蔽层)则由于光刻胶的保护而不会被刻蚀，这就造成了锗硅遮蔽层在NM0S区域和PM0S区域的厚度不均衡。由于锗硅沉积对凹槽表面的杂质(比如氧化物)非常敏感，因此，通常将光刻胶剥离、湿法刻蚀(一般用于改善凹槽形状)和锗硅工艺预清洗等湿刻工艺的总的工艺量设置得非常大以减少杂质。在现有技术中，由于前述的湿刻工艺均可以刻蚀掉氧化物，因此在锗娃技术尤其前锗娃(Early SiGe)技术中,锗娃遮蔽层一般采用氮化娃(SiN)薄膜而非氧化物。而为了改善湿刻后锗硅在PM0S顶端的非正常沉积现象，氮化硅薄膜也往往被用作栅极硬掩膜。并且，在干刻形成凹槽的过程中，栅极的硬掩模位于PM0S区域的部分(即PM0S区的硬掩膜)也会同时被刻蚀掉一部分，而位于NM0S区域的部分(即NM0S区的栅极硬掩膜)则由于光刻胶的保护而不会被刻蚀。也就是说，干刻也会造成了栅极硬掩膜在NM0S区域和PM0S区域的厚度不均衡。在现有技术中，由于锗硅遮蔽层和栅极硬掩膜都采用了氮化硅材料，因此，一般在锗硅工艺后通过湿刻的方式一并去除锗硅遮蔽层和栅极硬掩膜。由于在通过湿刻的方式去除锗硅遮蔽层和栅极硬掩膜之前，锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度分布并不均衡，因此，湿刻的过刻工艺量(over etch amount)需要被很好的控制。如果过刻工艺量太少，会造成在NM0S尤其大的(指尺寸大)NM0S的顶部形成氮化硅残留(一般为栅极硬掩膜的一部分)，而氮化硅残留物将阻碍后续工艺中硅化镍(NiSi)在栅极顶部的形成(后续工艺一般会在栅极顶部形成硅化镍以实现低电阻接触);如果过刻工艺量过大，则会对PM0S的栅极顶端侧翼和AA区造成破坏。即，过刻工艺量过大或过小，都将导致器件的不良出现。可见，在去除工艺前锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度分布不均衡问题，是一个亟待解决的问题。下面以一种传统的半导体器件的制造方法为例，进一步介绍一下现有技术中存在的上述问题。现有技术中的半导体器件的制造方法，一般包括如下步骤:步骤1:提供半导体衬底100，并在半导体衬底100上形成浅沟槽隔离(STI) 101、位于NM0S区的栅极102A和栅极硬掩膜103A、位于PM0S区的栅极102B和栅极硬掩膜103B，如图1A所示。其中，栅极102A和102B的材料为多晶硅，栅极硬掩膜103A和103B的材料为氮化硅。步骤2:在半导体衬底100上沉积一层锗硅遮蔽层104，该锗硅遮蔽层104包括位于NM0S区域的部分(即NM0S区的锗硅遮蔽层)104A和位于PM0S区域的部分(即PM0S区的锗硅遮蔽层)104B，如图1B所示。其中，锗硅遮蔽层104的材料为氮化硅。步骤3:在NM0S区的锗硅遮蔽层104A的上方形成一层图案化的光刻胶600，对所述半导体衬底100进行干刻，在PM0S的栅极102B两侧的半导体衬底100上形成用于沉积锗硅的凹槽105，如图1C所示。在干刻的过程中，PM0S区的栅极硬掩膜103B被刻蚀掉一部分，形成了刻蚀后的栅极硬掩膜103B’ ；PM0S区的锗硅遮蔽层104B同时被刻蚀掉一部分，在PM0S的栅极102B的两侧形成了临时间隙壁层104B’，如图1C所示。此时，锗硅遮蔽层在NM0S区域的部分104A和在PM0S区域的部分104B'的厚度出现了差异，NM0S区的栅极硬掩膜103A和PM0S区的栅极硬掩膜103B'的厚度也出现了差异。即，锗硅遮蔽层和硬掩模在NM0S和PM0S区域的分布出现了不均衡。步骤4:进行湿刻以形成Sigma型的凹槽105’，然后进行锗硅的沉积工艺在凹槽105’中形成锗硅层106，如图1D所示。其中，在进行湿刻(一般采用TMAH)的过程中，PM0S的临时间隙壁104B’和硬掩模103B’均被进一步刻蚀，形成了进一步刻蚀后的临时间隙壁104B”和硬掩模103B”，如图1D所示。此时，锗硅遮蔽层在NM0S区域的部分104A'和在PM0S区域的部分104B的厚度差异进一步加剧，NM0S区的硬掩模103A和PM0S区的栅极硬掩膜103A的厚度差异也进一步加剧，如图1D所示。即，锗硅遮蔽层和硬掩模在NM0S和PM0S区域的厚度不均衡进一步加剧。步骤5:进行干法刻蚀以去除NM0S区的锗硅遮蔽层104A’、PM0S区的锗硅遮蔽层104B”、NM0S区的栅极硬掩膜103和PM0S区的栅极硬掩膜103B”。由于NM0S区的锗硅遮蔽层104A'的厚度大于PM0S区的锗硅遮蔽层104B，栅极硬掩膜103A的厚度大于栅极硬掩膜103B，因此，必须进行过刻(相对PM0S区的锗硅遮蔽层104B及栅极硬掩膜103B而言)以完全去除NM0S区的锗硅遮蔽层104A'和栅极硬掩膜 103A。如果过刻的工艺量太少，则会造成在NM0S尤其大的NM0S的顶部形成氮化硅残留物107，如图1E所示。氮化硅残留物107将阻碍后续工艺中硅化镍(NiSi)在栅极顶部的形成。在多晶硅/氮氧化硅技术(Poly/SiON)技术中，NMOS和PM0S均必须生长NiSi以减小接触电阻；现有技术，对于NM0S，尤其是NM0S中的大块(尺寸大的)NM0S,工艺风险很大。如果过刻的工艺量过大，则会对PM0S的栅极顶端侧翼和AA区造成破坏，形成AA区缺陷108和栅极顶端侧翼缺陷109，如图1F所示。由此可见，过刻工艺量过大或过小，都将会导致器件的不良出现。因此，在去除工艺前锗硅遮蔽层和栅极硬掩膜在NM0S区域和PM0S区域的厚度不均衡问题，是一个亟待解决的技术问题。
技术实现思路
针对现有技术的不足，本专利技术提供，包括:步骤S101:提供半导体衬底，所述半导体衬底包括位于NM0S区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜；步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NM0S区的锗硅遮蔽层和PM0S区的锗硅遮蔽层；步骤S103:在所述NM0S区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PM0S区的锗硅遮蔽层进行刻蚀以在所述PM0S区的栅极的两侧形成临时间隙壁；步骤S104:刻蚀所述半导体衬底以在所述PM0S区的栅极的两侧形成凹槽；步骤S105:剥离所述光刻胶，并对所述半导体衬底进行湿刻处理；步骤S106:在所述凹槽中形成锗硅层；步骤S107:对所述NM0S区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NM0S区的栅极的两侧形成临时间隙壁；所述NM0S区的临时间隙壁和栅极硬掩膜与所述PM0S区的临时间隙壁和栅极硬掩膜的厚度分别一致；步骤S108:去除所述NM0S区的本文档来自技高网...

【技术保护点】
一种半导体器件的制造方法，其特征在于，所述方法包括：步骤S101：提供半导体衬底，所述半导体衬底包括位于NMOS区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜；步骤S102：在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层；步骤S103：在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的栅极的两侧形成临时间隙壁；步骤S104：刻蚀所述半导体衬底以在所述PMOS区的栅极的两侧形成凹槽；步骤S105：剥离所述光刻胶，并对所述半导体衬底进行湿刻处理；步骤S106：在所述凹槽中形成锗硅层；步骤S107：对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NMOS区的栅极的两侧形成临时间隙壁；所述NMOS区的临时间隙壁和栅极硬掩膜与所述PMOS区的临时间隙壁和栅极硬掩膜的厚度分别一致；步骤S108：去除所述NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，所述半导体衬底包括位于NMOS区的栅极和栅极硬掩膜以及位于PMOS区的栅极和栅极硬掩膜； 步骤S102:在所述半导体衬底上形成锗硅遮蔽层，所述锗硅遮蔽层包括NMOS区的锗硅遮蔽层和PMOS区的锗硅遮蔽层； 步骤S103:在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶，以所述光刻胶为掩膜对所述PMOS区的锗硅遮蔽层进行刻蚀以在所述PMOS区的栅极的两侧形成临时间隙壁； 步骤S104:刻蚀所述半导体衬底以在所述PMOS区的栅极的两侧形成凹槽； 步骤S105:剥离所述光刻胶，并对所述半导体衬底进行湿刻处理； 步骤S106:在所述凹槽中形成锗硅层； 步骤S107:对所述NMOS区的锗硅遮蔽层和栅极硬掩膜进行刻蚀处理，以在所述NMOS区的栅极的两侧形成临时间隙壁；所述NMOS区的临时间隙壁和栅极硬掩膜与所述PMOS区的临时间隙壁和栅极硬掩膜的厚度分别一致； 步骤S108:去除所述NMOS区的临时间隙壁和栅极硬掩膜以及所述PMOS区的临时间隙壁和栅极硬掩膜。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS区的栅极硬掩膜、所述PMOS区的栅极硬掩膜、所述锗硅遮蔽层的材料均为氮化硅。3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述形成锗硅遮蔽层的方法为:在所述半导体衬底上形成一层氮化硅薄膜。4.如权利要求3所述的半导体器件的制造方法，其特征在于，形成所述氮化硅薄膜的方法包括:热成型法、化学气相沉积法或原子层沉积法。5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在所述NMOS区的锗硅遮蔽层的上方形成图案化的光刻胶的方法为:在所述半导体衬底上涂覆一层光刻胶薄膜，利用掩膜板进行曝光、显影后，在所述NMOS区的锗硅遮蔽层的上方形成一层图案化的光刻胶。6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，形成锗硅层的方法为外延生长工艺。7.如权利要求6所述的半导体器件的制...

【专利技术属性】
技术研发人员：韦庆松，于书坤，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：