高压场平衡金属氧化物场效应晶体管制造技术

本发明专利技术为高压场平衡金属氧化物场效应晶体管。一种形成在半导体衬底中的半导体功率器件含有一个重掺杂区，在由重掺杂区承载的轻掺杂区上方的半导体衬底的顶面附近。该半导体功率器件还包括源极沟槽，在由导电沟槽填充材料填充的重掺杂区中打开，导电沟槽填充材料与顶面附近的源极区电接触。该半导体功率器件还包括沉积在源极沟槽下方的掩埋P-区，并用导电类型与重掺杂区相反的掺杂物掺杂。要强调的是，本摘要必须使研究人员或其他读者快速掌握技术说明书的主旨内容，本摘要符合以上要求。应明确，本摘要将不用于解释或局限权利要求书的范围或意图。

【技术实现步骤摘要】
高压场平衡金属氧化物场效应晶体管
本专利技术主要涉及半导体功率器件。更确切地说，本专利技术涉及带有场平衡金属氧化物场效应晶体管(FBM)的改良型功率器件结构的新型结构和制备方法，以便承受高击穿电压，同时获得很低的漏源电阻RdsA。
技术介绍
配置和制备高压半导体功率器件的传统技术出于各种权衡考虑，在进一步提升性能方面，仍然面临许多困难与局限。在垂直半导体功率器件中，作为性能属性的漏源电阻(即导通状态电阻，通常用RdsA表示(即漏源电阻X有源区))，与功率器件可承受的击穿电压之间存在一种取舍关系。通常认可的击穿电压(BV)和RdsA之间的关系表示为:RdsA与BV2 5成正比。为了降低RdsA，制备的外延层掺杂浓度较高。然而，重掺杂外延层也会降低半导体功率器件可承受的击穿电压。为了解决这些性能取舍带来的困难与局限，我们尝试了很多器件结构。美国专利4，941，026中提出了一种早期尝试提高击穿电压的方式。Temple器件利用一种深沟槽，用栅极电极填充深沟槽，用厚氧化物内衬深沟槽。这种类型的器件允许更大的耗尽，从而提高漂流区的掺杂浓度。掺杂浓度越高，获得的RdsA越低。然而，这种结构将承载几乎全部电压的负担，转移到内衬沟槽的氧化层上。为了承载更多的电压，就要提高氧化物厚度，这也增加了器件的压力。因此，击穿电压局限于额定电压低于200V的低压器件。图1表示一种传统的浮动岛和厚底部沟槽氧化物金属氧化物半导体(FITMOS)场效应晶体管(FET)的剖面图，在沟槽栅极中配置厚底部氧化物，在沟槽栅极下方配置浮动P-掺杂岛，以改善电场形状。浮动岛中的P-掺杂物的电荷补偿，可以提高N-外延掺杂浓度，从而降低RdsA。另外，沟槽栅极中的厚底部氧化物降低了栅漏耦合，从而降低了栅漏电荷Qgd。在顶部外延层和浮动岛附近的下层上，该器件还具有承载较高击穿电压的优势。然而，存在浮动P-区，会在开关时产生较高的动态导通电阻。在美国专利7，291，894中，Sapp等人提出了一种保持高BV的功率晶体管，同时降低了器件的栅漏电容(Cgd)。在Sapp晶体管中，通过用氧化物代替沟槽栅极，降低了 Cgd。为了补充删除电极引起的BV降低，要在制备氧化物之前，用P-型掺杂物掺杂沟槽壁。虽然这种P-掺杂区提供了一种电荷平衡机制，可以恢复因删除沟槽电极引起的BV损失，但是必须获得实际的电荷平衡，以承受高击穿。与之类似，美国专利6，762，455中Oppermann等人提出的器件，也是利用氧化物填充的沟槽。在Oppermann器件中，可以像Sapp那样掺杂沟槽侧壁，但是Oppermann还提出了一个下部P-掺杂区形成在沟槽下方。但是,这也会像Sapp器件一样，受到相同的局限。沟槽中没有电极，要实现高击穿的话，会对真实的电荷平衡产生很大的压力。在美国专利5，637,898中，Baliga提出了一种功率晶体管，设计目标是具有高击穿电压和低导通状态电阻。这种Baliga功率晶体管是一种在半导体衬底中的垂直场效应晶体管，包括一个底部在漂流区中的沟槽以及绝缘栅电极，用于根据所加载的导通栅极偏压，调制通道和漂流区的导电性。绝缘栅电极包括一个在沟槽中的导电栅极，以及一个内衬通道和漂流区附近的沟槽侧壁的绝缘区。绝缘区在沟槽侧壁和栅极之间，具有不均匀的剖面面积。通过防止在沟槽底部发生高电场拥挤，提高了晶体管的正向电压闭锁性能。绝缘区沿漂流区附近延伸的那部分侧壁的厚度较大，沿通道区附近延伸的那部分侧壁的厚度较小。漂流区也是非均匀掺杂，具有线性分级的掺杂结构，从漂流区到通道区的方向上降低，提供很低的导通状态电阻。这种器件的电荷补偿是通道栅极电极实现的。然而，存在很大的栅极电极，可以显著增大这种结构的栅漏电容，导致较高的开关损耗。另外，这种Baliga器件在漂流区中具有线性分级的掺杂结构，造成了额外的制备复杂性。在美国专利7，335，944中，Banerjee等人提出了一种晶体管，包括第一和第二沟槽，限定了一个在半导体衬底中的台面结构。第一和第二场板部分分别沉积在第一和第二沟槽中，通过厚电介质层，每个第一和第二场板部分都与台面结构分隔开。台面结构包括多个部分，每个部分都具有基本恒定的掺杂浓度梯度，一个部分的梯度至少比另一个部分的梯度大10%，也就是说，漂流区中的掺杂结构梯度的变化，作为漂流区垂直深度的函数。每个场板都电连接到源极电极。在这种器件中，通过连接到源极上的场板，获得电荷平衡。但是，制备这种器件需要十分复杂的制备工艺，包括深沟槽、厚衬里氧化物以及掺杂浓度梯度坐寸ο美国专利7，649，223中，Kawashima提出了一种部分超级结器件。超级结晶体管提供了一种获得低RdsA，同时保持高BV的方式。超级结器件含有交替的P-型和N-型掺杂立柱，形成在漂流区中。在MOSFET断开状态中，立柱在很低的电压下完全耗尽，从而可以承受很高的击穿电压。在这种Kawashima器件中，P-掺杂立柱部分形成在N-掺杂外延层的深度中，其中MOSFET器件结构形成在N-掺杂外延层中。对于超级结来说，RdsA的增大与BV成正比，它比传统的半导体结构增幅要小。但是，超级结器件需要复杂的工艺和许多额外的掩膜步骤，因此制造成本比较昂贵。基于上述原因，有必要提出半导体功率器件的新型器件结构和制备方法，实现降低导通状态电阻，同时增大功率器件可承受的击穿电压，从而解决上述难题与局限。
技术实现思路
关于新型改良的半导体功率器件结构及制备方法，用于制备带有低RdsA和很高的可承受击穿电压的半导体功率器件，本专利技术的实施例可以克服原有技术的缺点。[0011 ] 确切地说，本专利技术的一个方面在于，提出了 一种新型改良的器件结构及制备方法，通过在半导体衬底的顶面附近制备重掺杂外延层，然后在重掺杂外延层中制备内衬氧化物的沟槽并用导电材料填充，用于制备低RdsA的半导体功率器件。沟槽中的导电材料，通过形成在每个源极沟槽下方的掩埋P-区，连接到源极电极，作为重掺杂漂流区的电荷补偿层，使它可以承载高压，同时保持很低的串联电阻。本专利技术的另一方面在于，提出了一种新型改良的器件结构及制备方法，用于制备含有顶部结构的半导体功率器件，用作带有电荷补偿漂流区的M0SFET，还提供由导电材料(例如多晶硅)填充的沟槽，连接到源极电极，并且包括掩埋P-区，部分导电沟槽在沟槽侧壁附近具有P-掺杂区，使掩埋P-区放电。本专利技术的另一方面在于，提出了一种新型改良的器件结构及制备方法，用于制备含有顶部结构的半导体功率器件，用作带有电荷补偿漂流区的MOSFET，还提供由导电材料(例如多晶硅)填充的沟槽，连接到源极电极，并且包括掩埋P-区，导电沟槽具有P-掺杂区包围着每个沟槽侧壁。简言之，依据较佳实施例，半导体功率器件形成在半导体衬底中，在重掺杂区承载的轻掺杂区上方的半导体衬底顶面附近具有一个重掺杂区。半导体功率器件还包括一个源极区和一个栅极区，沉积在半导体衬底顶面附近，以及一个漏极区沉积在半导体衬底的底面上。该半导体功率器件还包括在重掺杂区中打开的源极沟槽，内衬电介质，然后用导电沟槽填充材料填充，导电沟槽填充材料与顶面附近的源极区电接触。该半导体功率器件还包括掩埋P-区，沉积在源极沟槽底部，用导电类型与重掺杂区相反的掺杂物掺杂。在一个较佳实施本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一导电类型的半导体衬底；沉积在半导体衬底顶面上的，第一导电类型的外延层，其特征在于，所述的外延层包括重掺杂的表面屏蔽区，其位于轻掺杂的电压闭锁区上方；一个与第一导电类型相反的第二导电类型的本体区，一个第一导电类型的源极区以及一个沉积在表面屏蔽区顶面附近的栅极，一个沉积在半导体衬底底面上的漏极；多个形成在表面屏蔽区中的沟槽，其中所述沟槽内衬沟槽绝缘材料，并用导电沟槽填充材料填充，配置沟槽与表面屏蔽区上方的源极电极电接触，并且与源极区电接触；多个第二导电类型的掩埋掺杂区，其中每个所述的掩埋掺杂区都位于多个沟槽中的其中一个沟槽下方，并且其中掩埋掺杂区延伸的深度与表面屏蔽区的底面大致相同；以及一个或多个第二导电类型的电荷链接通路，沿多个沟槽的一个或多个沟槽壁，用于将掩埋掺杂区电连接到本体区。

【技术特征摘要】
2012.07.30 US 13/561,5231.一种半导体器件，包括:第一导电类型的半导体衬底；沉积在半导体衬底顶面上的，第一导电类型的外延层，其特征在于，所述的外延层包括重掺杂的表面屏蔽区，其位于轻掺杂的电压闭锁区上方； 一个与第一导电类型相反的第二导电类型的本体区，一个第一导电类型的源极区以及一个沉积在表面屏蔽区顶面附近的栅极，一个沉积在半导体衬底底面上的漏极； 多个形成在表面屏蔽区中的沟槽，其中所述沟槽内衬沟槽绝缘材料，并用导电沟槽填充材料填充，配置沟槽与表面屏蔽区上方的源极电极电接触，并且与源极区电接触； 多个第二导电类型的掩埋掺杂区，其中每个所述的掩埋掺杂区都位于多个沟槽中的其中一个沟槽下方，并且其中掩埋掺杂区延伸的深度与表面屏蔽区的底面大致相同；以及 一个或多个第二导电类型的电荷链接通路，沿多个沟槽的一个或多个沟槽壁，用于将掩埋掺杂区电连接到本体区。2.如权利要求1所述的器件，其特征在于，配置所述表面屏蔽区，以承载大约1/3的击穿电压(BV)，配置电压闭锁区，以承载大约2/3的击穿电压。3.如权利要求2所述的器件，其特征在于，配置所述掩埋掺杂区，以承载表面屏蔽区所承受的击穿电压的一半，沟槽绝缘材料承载表面屏蔽区所承受的剩余BV。4.如权利要求1所述的器件，其特征在于，部分所述沟槽中的沟槽填充材料与源极电极绝缘，并且电连接到栅极电极。5.如权利要求1所述的器件，其特征在于，所述表面屏蔽区的掺杂浓度比电压闭锁区的掺杂浓度大5-100倍。6.如权利要求1所述的器件，其特征在于，多个所述掩埋掺杂区中的每一个掩埋掺杂区，都通过一个或多个电荷链接通路中的一个通路，连接到源极区上。7.如权利要求1所述的器件，其特征在于，所述的沟槽填充材料包括多晶硅。8.如权利要求1所述的器件，其特征在于，所述的沟槽绝缘材料为氧化物材料。9.如权利要求1所述的器件，其特征在于，所述电荷链接区的掺杂浓度低于本体区的掺杂浓度。10.如权利要求1所述的器件，其特征在于，所述沟槽绝缘材料的厚度大致均匀。11.如权利要求1所述的器件，其特征在于，在所述沟槽底部的沟槽绝缘材料较厚。12.如权利要求1所述的器件，其特征在于，所述沟槽绝缘材料的厚度在沟槽底部附近逐渐地增高。13.—种制备半导体器件的方法,其特征在于,包括: a)制备一个第一导电类型的半导体衬底； b)在半导体衬底的顶面上制备一个第一导电类型的外延层，其中外延层包括一个重掺杂的表面屏蔽区，位于轻掺杂的电压闭锁区上方； c)在表面屏蔽区的顶面附近，制备与第一导电类型相反的第二导电类型的本体区； d)在表面屏蔽区的顶面附近，制备第一导电...

【专利技术属性】
技术研发人员：安荷·叭剌，哈姆扎·依玛兹，马督儿·博德，管灵鹏，胡军，金钟五，丁永平，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：