多栅极场效晶体管及其制作工艺制造技术

本发明专利技术公开一种多栅极场效晶体管及其制作工艺，包含有一基底、一介电层以及至少一鳍状结构。基底具有一第一区以及一第二区。介电层仅位于第一区中的基底中。至少一鳍状结构位于介电层上。此外，本发明专利技术也提供一种多栅极场效晶体管制作工艺用以形成前述的多栅极场效晶体管。

【技术实现步骤摘要】
多栅极场效晶体管及其制作工艺
本专利技术涉及一种多栅极场效晶体管及其制作工艺，且特别是涉及一种形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化的多栅极场效晶体管及其制作工艺。
技术介绍
随着半导体元件尺寸的缩小，维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能，目前已逐渐发展出各种多栅极场效晶体管元件(mult1-gate M0SFET)。多栅极场效晶体管元件包含以下几项优点。首先，多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性；其次，由于立体结构增加了栅极与基底的接触面积，因此可增加栅极对于通道区域电荷的控制，从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced BarrierLowering, DIBL)效应以及短通道效应(short channel effect);此外，由于同样长度的栅极具有更大的通道宽度，因此也可增加源极与漏极间的电流量。在目前半导体制作工艺中，一般采用区域氧化法(localized oxidationisolation, L0C0S)或是浅沟隔离(shallow trench isolation, STI)方法来进行兀件之间的隔离，以避免元件间相互干扰而产生短路现象。随着半导体芯片的设计与制造线宽变得越来越细时，L0C0S制作工艺中所产生的凹坑(pits)、晶体缺陷(crystal defect)以及鸟喙(bird’s beak)长度过长等缺点，便将大幅地影响半导体芯片的特性，且LOCOS方法所产生的场氧化层占据较大的体积而会影响整个半导体芯片的集成度(integration)。因此在次微米(submicron)的多栅极场效晶体管制作工艺中，尺寸较小、可提高半导体芯片的集成度浅沟隔离(shallow trench isolation,简称STI)制作工艺遂成为近来被广泛使用的隔离技术，用以隔离各多栅极场效晶体管元件，尤其是在各鳍状结构之间形成浅沟隔离来将彼此电性绝缘。此外，在现今多栅极场效晶体管元件的制作工艺中，又会直接在各鳍状结构的下方以及各鳍状结构之间的基底中进行离子注入制作工艺及退火制作工艺，以在各鳍状结构的下方以及各鳍状结构之间的基底中形成相反电性的通道阻绝层(Channel Stop)，用以电性隔离各鳍状结构上的晶体管。然而，此隔离技术常因离子注入时的掺杂量不足，而导致各鳍状结构上的晶体管无法完全电性绝缘而漏电。
技术实现思路
本专利技术的目的在于提供一种多栅极场效晶体管及其制作工艺，其先形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化，而可解决上述的问题。为达上述目的，本专利技术提供一种多栅极场效晶体管，包含有一基底、一介电层以及至少一鳍状结构。基底具有一第一区以及一第二区。介电层仅位于第一区中的基底中。至少一鳍状结构位于介电层上。本专利技术提供一种多栅极场效晶体管制作工艺，包含有下述步骤。首先，形成至少一鳍状结构于一基底中以及一衬垫层于鳍状结构的一上半部的侧壁并暴露出鳍状结构的一下半部。接着，进行一氧化制作工艺，氧化暴露出的下半部。基于上述，本专利技术提出一种多栅极场效晶体管及其制作工艺，其先形成衬垫层于部分鳍状结构的侧壁，再将未被衬垫层覆盖的鳍状结构及各鳍状结构之间的基底氧化，以在各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底形成氧化层。因此，可通过局部完全氧化各鳍状结构的下方或者下半部，以及各鳍状结构之间的基底，而达到将各鳍状结构彼此电性绝缘以及将各鳍状结构与基底电性绝缘的目的，进而使形成于各鳍状结构上的晶体管彼此电性绝缘，以及防止各晶体管向下漏电至基底。【附图说明】图1-图7为本专利技术第一实施例的多栅极场效晶体管制作工艺的剖面示意图；图8为本专利技术第二实施例的多栅极场效晶体管制作工艺的剖面示意图；图9为本专利技术第三实施例的多栅极场效晶体管制作工艺的剖面示意图；图10-图11为本专利技术第四实施例的多栅极场效晶体管制作工艺的剖面示意图；图12-图14为本专利技术另一实施例的多栅极场效晶体管制作工艺的剖面示意图。主要元件符号说明10:填充材料20:硬掩模层22:垫氧化层24:垫氮化层110:基底112:鳍状结构112a:上半部112b:下半部120、120a:衬垫层120b:图案化的衬垫层材料120’:衬垫层材料130、230、330:介电层140:绝缘结构150:栅极结构160:源极与漏极A:第一区B:第二区C:界面D:凹陷dl:预定深度d2:深度Pl:蚀刻制作工艺P2、P3、P4:氧化制作工艺S1:底面S2、S3:顶面S4:侧面【具体实施方式】图1-图7绘示本专利技术第一实施例的多栅极场效晶体管制作工艺的剖面示意图。首先如图1所示，提供一基底110包含一第一区A以及至少一第二区B。在一较佳实例中，基底110可包含一块状基底，第一区A可包含一非平面场效晶体管区，而第二区B可包含一平面场效晶体管区或用来形成其他半导体元件的周边电路区，但本专利技术不以此为限。接着，形成至少一鳍状结构112的一上半部112a于第一区A中的基底110中。详细而言，可先提供一块状底材(未绘示)当作基底110，再于其上形成图案化的一硬掩模层20，以定义出其下的块状底材中欲对应形成的鳍状结构112的位置。硬掩模层20可包含堆叠的一垫氧化层22以及一垫氮化层24，但本专利技术不以此为限。接着，进行一蚀刻制作工艺，以于块状底材(未绘示)中形成鳍状结构112的上半部112a。如此，完成鳍状结构112的上半部112a于基底110中的制作。如图2-图3所示，形成一衬垫层120于鳍状结构112的上半部112a的侧壁，并暴露出鳍状结构112的一下半部112b。详细而言，如图2所示，先全面覆盖一衬垫层材料120’于鳍状结构112的上半部112a、基底110以及硬掩模层20。在本实施例中，衬垫层材料120’可为一氮化层，但在其他实施例中，衬垫层材料120’也可为一其他抗氧化的单一材料层或复合层，使其在后续氧化制作工艺中可防止其所覆盖的鳍状结构112遭氧化。抗氧化的单一材料层或复合层的材料可以是氮氧化硅、非晶碳或碳化硅。如图3所示，进行一蚀刻制作工艺P1，移除部分的衬垫层材料120’，以形成一衬垫层120于鳍状结构112的上半部112a的侧壁，并暴露出鳍状结构112的一下半部112b。在本实施例中，蚀刻制作工艺Pl为一干蚀刻制作工艺，其可进行一非各向同性蚀刻，因而能蚀刻出具有垂直侧壁的鳍状结构112，但本专利技术不以此为限。在另一实施例中，也可先进行干蚀刻制作工艺，再进行湿蚀刻制作工艺等。在本实施例中，仅进行一次蚀刻制作工艺P1，即可同时形成衬垫层120以及鳍状结构112的下半部112b。但在其他实施例中，可进行多次蚀刻制作工艺，例如先仅蚀刻衬垫层材料120’以于上半部112a的侧壁形成衬垫层120，然后再仅蚀刻各上半部112a之间被曝露的基底110以形成鳍状结构112的下半部112b。在本实施例中，衬垫层120的材质与垫氮化层24相同，但垫氮化层24的厚度大于衬垫层120的厚度，使后续移除衬垫层120时不会完全消耗掉垫氮化层24而过蚀刻伤到垫氮化层24下方的鳍状结构本文档来自技高网...

【技术保护点】
一种多栅极场效晶体管，包含有：基底，具有第一区以及第二区；介电层，仅位于该第一区中的该基底中；以及至少一鳍状结构，位于该介电层上。

【技术特征摘要】
1.一种多栅极场效晶体管,包含有: 基底，具有第一区以及第二区； 介电层，仅位于该第一区中的该基底中；以及 至少一鳍状结构,位于该介电层上。2.如权利要求1所述的多栅极场效晶体管，其中该介电层位于该鳍状结构与该基底之间，且该鳍状结构与该基底分别自上下夹置该介电层。3.如权利要求1所述的多栅极场效晶体管，其中该鳍状结构具有上半部与下半部，该上半部包含硅质结构，该下半部包含介电结构。4.如权利要求1所述的多栅极场效晶体管，还包含多个该鳍状结构皆位于该介电层上，其中该介电层位于该鳍状结构的正下方以及该鳍状结构之间的该基底中。5.如权利要求1所述的多栅极场效晶体管，其中该基底围绕该介电层。6.如权利要求1所述的多栅极场效晶体管，还包含衬垫层，位于该鳍状结构的部分侧壁。7.如权利要求6所述的多栅极场效晶体管，其中该衬垫层的底面实质上与该介电层的顶面切齐。8.如权利要求1所述的多栅极场效晶体管，还包含绝缘结构，位于该鳍状结构周围的该介电层上。9.如权利要求8所述·的多栅极场效晶体管，其中该绝缘结构与该氧化层之间具有一界面。10.如权利要求1所述的多栅极场效晶体管，还包含栅极结构，跨设于该鳍状结构上，并将该鳍状结构分成源极与漏极，位于该栅极结构的两侧。11.一种多栅极场效晶体管制作工艺，包含有: 形成至少一鳍状结构于一基底中以及一衬垫层于该鳍状结构的一上半部的侧壁并暴露出该鳍状结构的一下半部；以及 进行一氧化制作工艺，氧化暴露出的该下半部。12.如权利要求11所述的多栅极场效晶体管制作工艺，其中形成该鳍状结构以及形成该衬垫层的步骤，包含: 形成一图案化的硬掩模层于该基底上； ...

【专利技术属性】
技术研发人员：傅思逸，刘恩铨，杨智伟，陈映璁，蔡世鸿，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：