竖直半导体器件、其制造方法、以及组件和系统技术方案

本发明专利技术公开一种竖直半导体器件、其制造方法、以及组件和系统。所述竖直半导体器件包括：柱体，其具有竖直沟道区；位线，其埋入到半导体基板中并位于柱体的下部；以及主体连接单位，其构造成将柱体的至少一个侧壁连接至半导体基板。结果，可以更有效地消除竖直半导体器件的浮体效应。

Vertical semiconductor device, method of manufacturing the same, and assembly and system

The invention discloses a vertical semiconductor device, a manufacturing method thereof, and a component and a system thereof. The vertical semiconductor device comprises a cylinder body, which has a vertical channel region; the lower part of the buried bit line, and is located in a semiconductor substrate column; and the main connection unit, configured to at least one side wall of the cylinder is connected to the semiconductor substrate. As a result, the floating effect of the vertical semiconductor device can be more effectively eliminated.

【技术实现步骤摘要】
竖直半导体器件、其制造方法、以及组件和系统
本专利技术涉及竖直半导体器件，更具体地说，涉及用于有效地消除浮体效应的竖直半导体器件、均包括该竖直半导体器件的组件和系统、以及制造该竖直半导体器件的方法。
技术介绍
随着半导体器件的集成度提高，对40nm以下的DRAM器件的需求迅速增加。然而，采用8F2 (F:最小特征尺寸)或6F2单元结构的晶体管的单位单元尺寸很难减小到40nm以下。因此，已开发出具有4F2单元结构的DRAM器件，从而使集成度提高约1.5倍至2倍。为了构造4F2单元结构，可以在IF2尺寸的区域中形成单元晶体管的源极单位和漏极单位。为此，许多公司都在对竖直型单元晶体管结构进行深入细致的研究；在竖直单元晶体管结构中，可以在IF2尺寸的区域中形成源极单位和漏极单位。竖直型单元晶体管构造有用于使呈柱体形式的单元操作的晶体管的沟道，并包括分别位于上部和下部的源极区和漏极区。然而，4F2单元结构的位线接面区域形成为位于柱体的下部的侧表面上的一侧触点(OSC)。因此，如果位线接面区域形成为具有浅的接面深度，则栅极与接面区域重叠的区域是窄的，因而沟道电阻增大并且阈值电压增大。另一方面，如果位线接面区域形成为具有深的接面深度以使栅极与接面区域之间存在更大的重叠区域，则柱体与底基板隔离，从而发生浮体效应。
技术实现思路
本专利技术旨在提供一种如下的竖直半导体器件、均分别包括该竖直半导体器件的组件和系统、以及制造该竖直半导体器件的方法:其基本解决了由于现有技术的限制和缺点而导致的一个或多个问题。本专利技术的实施例涉及用于有效地消除浮体效应的技术，其中，在具有竖直沟道区的半导体器件中形成具有竖直沟道区的柱体。根据本专利技术的一个方面，一种竖直半导体器件包括:柱体，其具有竖直沟道区；位线，其埋入到半导体基板中并位于所述柱体下方；以及第一主体连接单位，其构造成将所述柱体的第一侧壁连接至所述半导体基板。所述竖直半导体器件还可以包括:下部接面区域，其形成在所述柱体与所述位线之间；以及上部接面区域，其形成在所述柱体上方。所述下部接面区域和所述上部接面区域均可以包括掺有杂质的非晶硅层或多晶硅层。所述竖直半导体器件还可以包括:绝缘膜，所述绝缘膜形成在所述位线的下方。所述竖直半导体器件还可以包括:阻挡金属层，所述阻挡金属层形成在所述下部接面区域与所述位线之间。所述竖直半导体器件还可以包括:栅极，所述栅极与所述柱体的第二侧壁相连。所述第一主体连接单位不将所述半导体基板连接至所述柱体的第二侧壁。所述竖直半导体器件还可以包括:绝缘膜，所述绝缘膜形成在所述位线下方。所述竖直半导体器件还可以包括:第二主体连接单位，其与所述柱体的第三侧壁相连，所述柱体的第三侧壁与所述柱体的第一侧壁相对，其中，所述第一主体连接单位和所述第二主体连接单位关于所述位线对称地布置，使得所述柱体借助所述第一主体连接单位和所述第二主体连接单位两者连接至所述半导体基板。所述第一主体连接单位关于所述位线非对称地布置。所述柱体可以是外延生长层。所述第一主体连接单位可以由与所述柱体的材料相同的材料形成。所述第一主体连接单位和所述柱体一体地形成为单个主体。所述竖直半导体器件还可以包括:空气间隙，所述空气间隙位于位线与相邻的位线之间。所述竖直半导体器件还可以包括场阻止层，所述场阻止层通过向所述空气间隙的下部注入杂质而形成。根据本专利技术的另一个方面，一种形成竖直半导体器件的方法包括:通过蚀刻半导体基板来形成第一凹陷部；在所述第一凹陷部的下部形成位线，所述位线沿着第一方向延伸；形成硅层，所述硅层从所述半导体基板延伸并形成在所述半导体基板和所述位线上方，从而将所述位线埋入到所述半导体基板中；通过蚀刻所述硅层和所述半导体基板，而在相邻的位线之间形成第二凹陷部，其中，蚀刻后的硅层的第一侧壁与所述半导体基板相连；通过沿着与所述位线交叉的第二方向蚀刻所述硅层，来形成柱体；以及形成栅极，所述栅极与所述柱体的第二侧壁相连。形成竖直半导体器件的所述方法还可以包括:在形成所述位线之前，在所述第一凹陷部的内表面上形成第一绝缘膜。形成竖直半导体器件的所述方法还可以包括:在形成所述位线之前，在所述位线的下部形成第二绝缘膜。形成竖直半导体器件的所述方法还可以包括:在形成所述位线之后，在所述位线上形成下部接面区域。形成竖直半导体器件的所述方法还可以包括:在形成所述下部接面区域之前，在所述位线上形成阻挡金属层。形成所述硅层的步骤包括:在所述半导体基板和所述位线上形成未掺杂的非晶硅层；对所述非晶硅层进行退火，以使所述非晶硅层结晶；以及使结晶后的硅层外延生长。形成所述第二凹陷部的步骤包括:通过倾斜地蚀刻所述硅层和所述半导体基板，来形成第三凹陷部；在所述第三凹陷部的侧壁上形成间隔物；以及通过使用所述间隔物作为蚀刻掩模蚀刻所述第三凹陷部的底面，来形成第四凹陷部。将所述第三凹陷部向下蚀刻至比所述位线的底面高的水平，并且将所述第四凹陷部向下蚀刻至比所述位线的底面低的水平。形成竖直半导体器件的所述方法还可以包括:在形成所述柱体之前，在所述位线之间形成空气间隙。形成所述空气间隙的步骤包括:形成绝缘膜，使得所述第四凹陷部不被所述绝缘膜填充，而使得所述第三凹陷部被所述绝缘膜填充。形成竖直半导体器件的所述方法还可以包括:在形成所述空气间隙之前，通过向所述第四凹陷部下方的半导体基板注入杂质，来形成场阻止层。形成所述第二凹陷部的步骤包括:倾斜地蚀刻所述硅层和所述半导体基板，使所述第二凹陷部的底面位于比所述位线的底面低的水平。形成竖直半导体器件的所述方法还可以包括:通过向所述第二凹陷部下方的半导体基板注入杂质，来形成场阻止层。形成所述第二凹陷部的步骤包括:蚀刻所述硅层和所述半导体基板，使得蚀刻后的硅层和蚀刻后的半导体基板呈关于所述位线对称的构造。形成所述第二凹陷部的步骤包括:在所述硅层上形成硬掩模图案来覆盖所述位线，其中，所述硬掩模图案布置成关于所述位线对称；以及使用所述硬掩模图案作为蚀刻掩模来倾斜地蚀刻所述硅层和所述半导体基板。形成所述第二凹陷部的步骤包括:蚀刻所述硅层和所述半导体基板，使得蚀刻后的硅层和蚀刻后的半导体基板称关于所述位线非对称的构造。形成所述第二凹陷部的步骤包括:在所述硅层上形成硬掩模图案来覆盖所述位线；以及使用所述硬掩模图案作为蚀刻掩模来倾斜地蚀刻所述硅层和所述半导体基板，其中，所述硬掩模图案布置成关于所述位线非对称。根据本专利技术的另一个方面，一种竖直半导体器件包括:单元阵列，其包括多个存储器单元，其中，所述存储器单元与字线及位线相连并布置成矩阵的形式；以及读出放大器，其与所述位线相连，以读出存储在所述存储器单元中的数据，其中，所述存储器单元包括:柱体，其具有竖直沟道区；位线，其埋入到半导体基板中并位于所述柱体的下部；以及主体连接单位，其构造成将所述柱体的至少一个侧壁连接至所述半导体基板。根据本专利技术的另一个方面，一种竖直半导体组件包括安装在基板上的多个半导体器件，其中，每个所述半导体器件均用作竖直半导体器件，所述竖直半导体器件包括:柱体，其具有竖直沟道区；位线，其埋入到半导体基板中并位于所述柱体的下部；以及主体连接单位，其构造成将所述柱体的至少一个侧壁连接至所述半导体基板。根据本专利技术的另一个方面，一种半导体系统不仅包本文档来自技高网...

【技术保护点】
一种竖直半导体器件，包括：柱体，其具有竖直沟道区；位线，其埋入到半导体基板中并位于所述柱体下方；以及第一主体连接单位，其构造成将所述柱体的第一侧壁连接至所述半导体基板。

【技术特征摘要】
2012.07.16 KR 10-2012-00772591.一种竖直半导体器件，包括: 柱体，其具有竖直沟道区； 位线,其埋入到半导体基板中并位于所述柱体下方；以及 第一主体连接单位，其构造成将所述柱体的第一侧壁连接至所述半导体基板。2.根据权利要求1所述的竖直半导体器件，还包括: 第二主体连接单位，其与所述柱体的第三侧壁相连，所述柱体的第三侧壁与所述柱体的第一侧壁相对， 其中，所述第一主体连接单位和所述第二主体连接单位关于所述位线对称地布置，使得所述柱体借助所述第一主体连接单位和所述第二主体连接单位两者连接至所述半导体基板。3.一种形成竖直半导体器件的方法，包括: 通过蚀刻半导体基板来形成第一凹陷部； 在所述第一凹陷部的下部形成位线，所述位线沿着第一方向延伸； 形成硅层，所述硅层从所述半导体基板延伸并形成在所述半导体基板和所述位线上，从而将所述位线埋入到所述半导体基板中； 通过蚀刻所述硅层和所述半导体基板，而在相邻的位线之间形成第二凹陷部，其中，蚀刻后的娃层的第一侧壁与所述半导体基板相连； 通过沿着与所述位线交叉的第二方向蚀刻所述硅层，来形成柱体；以及 形成栅极，所述栅极与所述柱体的第二侧壁相连。4.根据权利要求3所述的方法，其中， 形成所述第二凹陷部的步骤包括: 通过倾斜地蚀刻所述硅层和所述半导体基板，来形成第三凹陷部； 在所述第三凹陷部的侧壁上形成间隔物；以及 通过使用所述间隔物作为蚀刻掩模蚀刻所述第三凹陷部的底面，来形成第四凹陷部。5.—种竖直半导体器件，包括: 单元阵列，其包括存储器单元，其中，所述存储器单元与字线及位线相连并布置成矩阵；以及 读出放大器，其与所述位线相连，以读出存储在所述存储器单元中的数据， 其中，所述存储器单元包括: 柱体，其具有竖直沟道区； ...

【专利技术属性】
技术研发人员：柳承完，刘敏秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：