半导体封装件及其制造方法技术

本发明专利技术提供了一种半导体封装件及其制造方法。所述半导体封装件包括电路板、安装在所述电路板上的至少一个半导体芯片、布置在所述至少一个半导体芯片上的隔离物、以及覆盖所述至少一个半导体芯片的密封剂，所述隔离物的厚度为大约5μm至大约110μm并且所述隔离物的上表面向外暴露。所述半导体封装件可以具有较小的厚度，并且可以防止引起半导体芯片的有源表面暴露的不完全模塑。

Semiconductor package and method of manufacturing the same

The present invention provides a semiconductor package and a method of manufacturing the same. The semiconductor package includes a circuit board mounted on the circuit board at least one semiconductor chip layout, spacer, the at least one semiconductor chip and covering the at least one semiconductor chip sealant, the thickness of the spacer is about 5 m to about 110 mu m and the upper surface of the spacer outwardly exposed. The semiconductor package may have a smaller thickness and can prevent incomplete molding of the active surface exposed to the semiconductor chip.

【技术实现步骤摘要】
相关申请的交叉引用本申请要求于2012年7月12日在韩国知识产权局提交的韩国专利申请N0.10-2012-0076284的优先权，其公开内容以引用的方式整体合并于此。
本专利技术构思涉及，具体而言，涉及被配置为防止或缓和不完全模塑的薄型。
技术介绍
对于减小半导体封装件的厚度的需求在不断增加，因而已经广泛开展研究，通过增加单位面积内的器件集成密度来减少层叠的半导体芯片的数量，或者减小层叠的半导体芯片的厚度。与此同时，还正在开展研究，来减小在一个半导体封装件中层叠的多个半导体芯片当中的顶部半导体芯片的上表面与半导体封装件的密封剂的上表面之间的距离。
技术实现思路
本专利技术构思的一部分提供了薄型半导体封装件，其配置为防止或缓和导致半导体芯片的有源表面暴露的不完全模塑。本专利技术构思的一部分还提供了制造薄型半导体封装件的方法，该薄型半导体封装件配置为防止或缓和导致半导体芯片的有源表面暴露的不完全模塑。根据一个示例性实施例，一种半导体封装件包括:电路板；安装在所述电路板上的至少一个半导体芯片；布置在所述至少一个半导体芯片上的隔离物；以及覆盖或围绕所述至少一个半导体芯片的密封剂。所述隔离物的厚度可以为大约5 μ m至大约110 μ m，并且所述隔离物的上表面可以向外暴露。所述隔离物可以由聚合物、金属或硅形成。例如，可以通过层叠由聚合物、金属或硅形成的两层或更多层来形成所述隔离物。所述隔离物的上表面与所述密封剂的上表面可以实质上共面。所述隔离物的边缘与所述隔离物布置在其上的所述至少一个半导体芯片的边缘之间的水平距离可以等于或小于大约200 μ m。所述隔离物的边缘的至少一部分可以突出在所述隔离物布置在其上的所述至少一个半导体芯片以外。所述隔离物的边缘的至少一部分可以布置在所述隔离物布置在其上的所述至少一个半导体芯片的上表面上。所述隔离物的侧表面的至少一部分可以在远离所述至少一个半导体芯片的方向上向内倾斜。所述隔离物的横向宽度可以在远离所述至少一个半导体芯片的方向上减少。所述隔离物的侧表面的至少一部分可以向内凹陷。所述隔离物的侧表面的至少一部分可以是向内呈曲线的或向内凹进的。所述隔离物的侧表面的至少一部分可以配置为比所述隔离物的上表面更粗糙。所述隔离物的侧表面的至少一部分可以是阶梯状的，使得所述隔离物的上部的宽度小于所述隔离物的下部的宽度。所述至少一个半导体芯片可以包括至少两个层叠的半导体芯片。所述至少两个层叠的半导体芯片可以包括至少一个倒装芯片。所述至少两个层叠的半导体芯片当中的顶部半导体芯片可以包括在其上表面上的连接端子。所述密封剂可以在所述隔离物的上表面的至少一部分上留下余料(flash)。所述隔离物的下表面的面积可以大于所述隔离物布置在其上的所述至少一个半导体芯片的上表面的面积。根据一个示例性实施例，一种半导体封装件包括:电路板；安装在所述电路板上的至少一个半导体芯片；布置在所述至少一个半导体芯片上的隔离物；以及覆盖所述至少一个半导体芯片的密封剂，所述密封剂的上表面与所述隔离物的上表面实质上共面。所述隔离物的上表面可以向外暴露。所述隔离物的边缘的至少一部分可以为稍向下弯曲或稍朝向所述至少一个半导体芯片弯曲中的至少一种。所述隔离物的侧表面可以包括粗糙的表面或毛边(burrs)。所述隔离物的厚度可以为大约5 μ m至大约ΙΙΟμπι。根据一个示例性实施例，一种制造半导体封装件的方法包括步骤:在电路板上安装至少一个半导体芯片；在所述至少一个半导体芯片的上表面上布置隔离物；以及提供密封剂以便在模具接触所述隔离物时密封所述至少一个半导体芯片的上表面的暴露部分和侧表面。根据一个示例性实施例，一种系统包括:控制单元；配置成输入或输出数据的输入/输出(I/o)单元；配置成存储数据的存储器单元；配置成向外部设备发送数据或从外部设备接收数据的接口单元；以及配置成将所述控制单元、所述I/o单元、所述存储器单元以及所述接口单元连接成彼此通信的总线，其中，所述控制单元和所述存储器单元中的至少一个包括上述的半导体封装件中的至少一种。根据一个示例性实施例，一种半导体封装件包括:电路板；安装在所述电路板上的至少一个半导体芯片；附接至所述至少一个半导体芯片的上表面的至少一个隔离物；以及覆盖所述至少一个半导体芯片的密封剂。所述半导体封装件还可以包括位于所述至少一个隔离物与所述至少一个半导体芯片之间的接合层。所述接合层可以将所述至少一个隔离物附接至所述至少一个半导体芯片。所述密封剂的上表面与所述至少一个隔离物的上表面可以实质上共面，具有大约2μπι的公差。所述至少一个隔离物可以由单个隔离物形成。所述至少一个半导体芯片中最上面一个半导体芯片的边缘与所述单个隔离物的边缘之间的距离可以配置为使得密封剂在预定的压力下流动以到达所述单个隔离物的边缘。所述至少一个隔离物的整个边缘可以从所述至少一个半导体芯片中最上面一个半导体芯片的整个边缘突出。所述至少一个隔离物可以包括开口，所述开口配置为确保连接器被连接至所述至少一个半导体芯片中最上面一个半导体芯片的接合焊盘的空间。【附图说明】通过以下参考附图的详细说明，将更加清晰地理解各示例性实施例，其中:图1A是根据一个示例性实施例的半导体封装件的透视图；图1B是沿图1A的线B-B’截取的剖面图；图2是根据本一个示例性实施例的制造图1A和图1B所示的半导体封装件的方法的流程图；图3A至图3C是根据一个示例性实施例的用于描述制造图1A和图1B所示的半导体封装件的方法的顺序截面图；图4是在隔离物的上表面上保留余料时的图3C所示的半导体封装件的透视图；图5A是根据一个示例性实施例的半导体封装件的截面图；图5B和图5C是用于描述形成图5A所示的半导体封装件中使用的隔离物的方法的概念截面图；图是图5A所示的半导体封装件的修改示例的截面图；图6A是根据一个示例性实施例的半导体封装件的截面图；图6B和图6C是用于描述形成图6A所示的半导体封装件中使用的隔离物的方法的概念截面图；图7A是根据一个示例性实施例的半导体封装件的截面图；图7B和图7C是用于描述形成图7A所示的半导体封装件中使用的隔离物的方法的概念截面图；图8A至图8C是根据示例性实施例的半导体封装件的平面图；图9A至图9D是根据示例性实施例的半导体封装件的截面图；图10是根据一个示例性实施例的在利用密封剂进行密封之前，通过使用侧互连彼此电连接的层叠的第一至第六半导体芯片的透视图；图11是根据一个示例性实施例包括上述半导体封装件的存储卡的框图；以及图12是根据一个示例性实施例的系统的概念图。【具体实施方式】下文中，将通过参考附图对示例性实施例进行解释来详细描述本专利技术构思。然而，本专利技术构思可以按照多种不同形式具体实施，而不应当解释为限制为本文所阐述的各实施例；相反，提供这些实施例是为了使得本公开是清楚且完整的，并且将向本领域普通技术人员完整传递本专利技术构思。在附图中，相同的附图标记表示相同的元件。此外，各个元件和区域是示意性示出的。因而，本专利技术构思不限于图中所示出的相对尺寸或距离。将要理解的是，尽管会在本文使用术语第一、第二、第三等来描述各个元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应当被这些术语限定。这些术语仅仅用于将一个元件、部件、区本文档来自技高网...

【技术保护点】
一种半导体封装件，包括：电路板；至少一个半导体芯片，其安装在所述电路板上；隔离物，其布置在所述至少一个半导体芯片上，所述隔离物的上表面向外暴露；以及密封剂，其覆盖所述至少一个半导体芯片的侧表面和所述隔离物的侧表面。

【技术特征摘要】
2012.07.12 KR 10-2012-00762841.一种半导体封装件，包括: 电路板； 至少一个半导体芯片，其安装在所述电路板上； 隔离物，其布置在所述至少一个半导体芯片上，所述隔离物的上表面向外暴露；以及 密封剂，其覆盖所述至少一个半导体芯片的侧表面和所述隔离物的侧表面。2.权利要求1的半导体封装件，其中，所述隔离物的厚度为5μπι至110μ m。3.权利要求1的半导体封装件，其中，所述隔离物的上表面与所述密封剂的上表面实质上共面。4.权利要求1的半导体封装件，其中，所述隔离物的边缘与所述至少一个半导体芯片的边缘之间的水平距离等于或小于200 μ m。5.权利要求4的半导体封装件，其中，所述隔离物的边缘的至少一部分突出在所述至少一个半导体芯片以外。6.权利要求4的半导体封装件，其中，所述隔离物的边缘的至少一部分布置在所述至少一个半导体芯片的上表面上。7.权利要求1的半导体封装件，其中，所述隔离物的侧表面的至少一部分在远离所述至少一个半导体芯片的方向上向内倾斜。8.权利要求1的半导体封装件，其中，所述隔离物的横向宽度在远离所述至少一个半导体芯片的方向上减少。9.权利要求1的半导体封装件，其中，所述隔离物的侧表面的至少一部分向内凹陷。10.权利要求9的半导体封装件，其中，所述隔离物的侧表面的至少一部分是向内呈曲线的或向内凹进的。11.权利要求1的半导体封装件，其中，所述隔离物的侧表面的至少一部分配置为比所述隔离物的上表面更粗糙。12.权利要求1的半导体封装件，其中，所述隔离物的侧表面的至少一部分是阶梯状的，使得所述隔离物的上部的宽度小于所述隔离物的下部的宽度。13.权利要求1的半导体封装件，其中，所述隔离物由聚合物、金属或硅形成。14.权利要求1的半导体封装件，其中，所述至少一个半导体芯片包括至少两个层叠的半导体芯片。15.权利要求14的半导体封装件，其中，所述至少两个层叠的半导体芯片当中的顶部半导体芯片包括在其上表面上的连接端子。16.权利要求1的半导体封装件，其中，所述密封剂在所述隔离物的上表面的至少一部分上留下余料。17.权利要求1的半导体封装件，其中，所述隔离物的下表面的面积大于所述至少一个半导体芯片的上表面的面积。18.一种半导体封装件，包括: 电路板； 至少一个半导体芯片，其安装在...

【专利技术属性】
技术研发人员：柳周铉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：