存储器件及其操作方法技术

一种存储器件包括：译码器电路，所述译码器电路被配置成：当设置了参考模式时，如果施加设置命令，则激活设置信号和写入信号；延迟电路，所述延迟电路被配置成延迟并产生延迟写入信号；以及设置电路，所述设置电路被配置成：当设置了参考模式时，响应于延迟写入信号和预定焊盘的输入信号而执行设置操作；以及当未设置参考模式时，响应于设置信号而执行设置操作。

【技术实现步骤摘要】
存储器件及其操作方法相关申请的交叉引用本申请要求2012年6月13日提交的申请号为10-2012-0063290的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及存储器件，更具体而言，涉及与存储器件的设置有关的技术。
技术介绍
与其它集成电路芯片相似，存储器件在初始操作中执行用于各种参数、模式等的设置操作。在大多数情况下，这样的设置操作是通过模式寄存器组（MRS）命令以及与模式寄存器组命令相对应的地址输入来执行的。图1是说明在存储器件中模式寄存器组（MRS）在每DRAM可寻址性（perDRAMaddressability，PDA）模式中的操作的时序图。PDA模式是用于支持每个存储器件（更准确而言，每个存储体）执行独立的模式寄存器设置操作的模式。在设置PDA模式的过程中，根据第零数据焊盘DQ0的信号电平来判断所有模式寄存器组命令的有效性。从模式寄存器组命令的施加时间点起经过写入潜伏时间（WL=AL+CWL，AL：附加潜伏时间，CWL：Cas写入潜伏时间）之后，当第零数据焊盘DQ0的信号电平为“0”时，施加的模式寄存器组命令被判断为有效，而当第零数据焊盘DQ0的信号电平为“1”时，施加的模式寄存器组命令被判断为无效或被忽略。参见图1，在时间点101，模式寄存器组（MRS）命令施加至存储器件。在时间点102，从时间点101起经过与写入潜伏时间（WL=AL+CWL）相对应的时间之后，第零数据焊盘DQ0的信号电平在预定时段内变为“0”。因而，在时间点101处施加的模式寄存器组（MRS）命令被判断为有效，并且存储器件使用地址（未示出）的设置操作从时间点103起开始历时tMRD_PAD（模式寄存器组命令循环时间）。如果第零数据焊盘DQ0的信号电平在时间点102处持续地维持在“1”，则在时间点101处施加的模式寄存器组（MRS）命令被判断为无效并且被忽略。换言之，不执行存储器件的设置操作。在前述PDA模式中，必需使用在时间点101处施加的模式寄存器组命令以及在时间点102处施加至第零数据焊盘的信号来判断是否执行设置操作。因此，为了支持PDA模式，应额外地提供用于使在不同时间点施加的信号的定时同步的多个电路，从而导致存储器件的面积增加。
技术实现思路
本专利技术的示例性实施例针对一种存储器件，所述存储器件使用最小的面积，同时支持利用在设置命令之后输入的信号来判断设置命令的有效性的操作（诸如，PDA模式）。根据本专利技术的一个示例性实施例，一种存储器件包括：译码器电路，所述译码器电路被配置成：当设置了参考模式时，在施加设置命令时激活设置信号和写入信号；延迟电路，所述延迟电路被配置成延迟并产生延迟写入信号；以及设置电路，所述设置电路被配置成：当设置了参考模式时，响应于延迟写入信号和预定焊盘的输入信号而执行设置操作；以及当未设置参考模式时，响应于设置信号而执行设置操作。存储器件还可以包括：路径选择电路，所述路径选择电路被配置成：根据是否已经施加设置命令，将延迟写入信号传送至写入操作执行电路或设置电路。根据本专利技术的另一个示例性实施例，一种存储器件，包括：译码器电路，所述译码器电路被配置成：当施加设置命令时，激活设置信号和写入信号；延迟电路，所述延迟电路被配置成延迟并产生延迟写入信号；以及设置电路，所述设置电路被配置成响应于延迟写入信号和预定焊盘的输入信号而执行设置操作。存储器件还可以包括：路径选择电路，所述路径选择电路被配置成：根据设置命令的施加，将延迟写入信号传送至写入操作执行电路或设置电路。根据本专利技术的又一个示例性实施例，一种操作存储器件的方法，包括以下步骤：设置参考模式；在设置参考模式之后，将设置命令施加至存储器件；响应于设置命令的施加，激活设置信号和写入信号；将写入信号延迟，并且产生延迟写入信号；响应于设置信号，将延迟写入信号传送至设置路径；以及响应于传送至设置路径的延迟写入信号和预定焊盘的输入信号，执行设置操作。根据本专利技术的又另一个示例性实施例，一种操作存储器件的方法，包括以下步骤：将设置命令施加至存储器件；响应于设置命令的施加，激活设置信号和写入信号；将写入信号延迟，并且产生延迟写入信号；响应于设置信号，将延迟写入信号传送至设置路径；以及响应于传送至设置路径的延迟写入信号和预定焊盘的输入信号，执行设置操作。根据本专利技术，通过一个延迟电路来执行对写入操作中的潜伏时间的控制，以及对设置操作中的设置命令与特定焊盘的信号之间的输入时间点差异的控制。因此，可以在参考模式中支持设置操作，并且大体防止存储器件的面积上的增加。附图说明图1是说明在存储器件中模式寄存器组（MRS）在每DRAM可寻址性（PDA）模式中的操作的时序图。图2是说明根据本专利技术的实施例的存储器件的图。图3是说明根据本专利技术的实施例的图2所示的译码器电路的图。图4是说明根据本专利技术的实施例的图2所示的存储器件的设置操作的时序图。图5是说明根据本专利技术的另一个实施例的存储器件的图。具体实施方式下面将参照附图更加详细地描述本专利技术的示例性实施例。然而，本专利技术可以用不同的方式来实施，而不应当被解释为局限于本文所列的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将向本领域技术人员完全传达本专利技术的范围。在本说明书中，相似的附图标记在本专利技术的各个附图和实施例中表示相似的部件。图2是根据本专利技术的实施例的存储器件的配置图。参见图2，存储器件包括译码器电路210、延迟电路220、设置电路230、路径选择电路240及写入操作执行电路250。在下文描述的参考模式中，通过命令信号CST、ACTT、RAST、CAST以及WET的组合来指示由存储器件执行设置操作（MRS设置），但不局限于这些组合。除所述组合外，当预定焊盘（例如，DQ0）的输入具有预定电平时，于是执行所述设置操作。换言之，PDA模式可以对应于参考模式。在参考模式中，大体维持参考模式信号M_PDA被激活的状态。译码器电路210被配置成将输入的命令信号CST、ACTT、RAST、CAST以及WET译码，并且产生内部信号RD、WT、MRS、ACT、PRE、REF以及ZQC。原则上，译码器电路210被配置成根据命令信号CST、ACTT、RAST、CAST以及WET的组合而激活内部信号RD、WT、MRS、ACT、PRE、REF以及ZQC中的一个。举例而言，当命令信号CST、ACTT、RAST、CAST以及WET为（1、0、0、1、0）时，译码器电路210激活读取信号RD。当命令信号CST、ACTT、RAST、CAST以及WET为（1、0、1、1、0）时，译码器电路210激活刷新信号REF。然而，当在参考模式信号M_PDA激活的时候设置了参考模式并且命令信号CST、ACTT、RAST、CAST以及WET的组合为（1、0、1、1、0）时，则施加了设置命令，并且译码器电路210同时激活写入信号WT和设置信号MRS，所述MRS可替选地被称作模式寄存器组。在参考模式中，当命令信号CST、ACTT、RAST、CAST以及WET的组合为（1、0、0、1、1）时，则施加了写入命令，并且译码器电路210仅激活写入信号WT。关于输入至译码器电路210的命令信号，CST表示芯片选择信号，ACTT表示激活信号，RAST表本文档来自技高网...

【技术保护点】
一种存储器件，包括：译码器电路，所述译码器电路被配置成：当设置了参考模式时，如果施加设置命令，则激活设置信号和写入信号；延迟电路，所述延迟电路被配置成延迟并产生延迟写入信号；以及设置电路，所述设置电路被配置成：当设置了所述参考模式时，响应于所述延迟写入信号和预定焊盘的输入信号而执行设置操作；以及被配置成：当未设置所述参考模式时，响应于所述设置信号而执行所述设置操作。

【技术特征摘要】
2012.06.13 KR 10-2012-00632901.一种存储器件，包括：译码器电路，所述译码器电路被配置成：当设置了参考模式时，如果施加设置命令，则激活设置信号和写入信号；延迟电路，所述延迟电路被配置成延迟并产生延迟写入信号；以及设置电路，所述设置电路被配置成：当设置了所述参考模式时，响应于所述延迟写入信号和预定焊盘的输入信号而执行设置操作；以及被配置成：当未设置所述参考模式时，响应于所述设置信号而执行所述设置操作。2.如权利要求1所述的存储器件，还包括：路径选择电路，所述路径选择电路被配置成：根据是否已经施加所述设置命令，将所述延迟写入信号传送至写入操作执行电路或所述设置电路。3.如权利要求2所述的存储器件，其中，所述路径选择电路包括：选择信号发生单元，所述选择信号发生单元被配置成：在所述设置信号激活时激活路径选择信号，以及在所述延迟写入信号激活时去激活所述路径选择信号；以及路径选择单元，所述路径选择单元被配置成：响应于所述路径选择信号，将所述延迟写入信号传送至所述写入操作执行电路和所述设置电路中的一个。4.如权利要求2所述的存储器件，其中，所述设置电路包括：控制信号发生单元，所述控制信号发生单元被配置成：在所述延迟写入信号和所述预定焊盘的输入信号被激活时激活控制信号；设置激活信号选择单元，所述设置激活信号选择单元被配置成：当设置了所述参考模式时，输出所述控制信号作为设置激活信号；以及被配置成：当未设置所述参考模式时，输出所述设置信号作为所述设置激活信号；以及设置单元，所述设置单元被配置成：在所述设置激活信号激活时使用多比特地址来执行所述设置操作。5.如权利要求1所述的存储器件，其中，所述参考模式包括每DRAM可寻址性模式。6.如权利要求5所述的存储器件，其中，所述设置命令包括模式寄存器组命令。7.如权利要求6所述的存储器件，其中，所述预定焊盘为第零数据焊盘。8.如权利要求3所述的存储器件，其中，所述选择信号发生单元包括SR锁存器，所述SR锁存器被配置成：使用所述设置信号和所述延迟写入信号作为输入，以及使用所述路径选择信号作为输出。9.如权利要求1所述的存储器件，其中，所述延迟电路被配置成与时钟同步地延迟所述写入信号，所述延迟电路的延迟值为写入潜伏时间。10.如权利要求1所述的存储器件，其中，所述译码器电路被配置成：当施加写入命令时，激活所述写入信号。11.如权利要求10所...

【专利技术属性】
技术研发人员：宋清基，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：