半导体工艺制造技术

本发明专利技术公开了一种半导体工艺。首先，提供具有晶胞区与周边区的基底。然后，于晶胞区的基底上形成多个第一栅极结构以及于周边区的基底上形成至少一第二栅极结构。接着，于基底上形成介电层，以覆盖第一栅极结构及第二栅极结构。之后，于基底上形成非晶硅层，以覆盖第二栅极结构以及至少填满第一栅极结构之间的间隙。继之，对非晶硅层进行一再结晶工艺，以形成第一多晶硅层。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种半导体工艺。首先，提供具有晶胞区与周边区的基底。然后，于晶胞区的基底上形成多个第一栅极结构以及于周边区的基底上形成至少一第二栅极结构。接着，于基底上形成介电层，以覆盖第一栅极结构及第二栅极结构。之后，于基底上形成非晶硅层，以覆盖第二栅极结构以及至少填满第一栅极结构之间的间隙。继之，对非晶硅层进行一再结晶工艺，以形成第一多晶硅层。【专利说明】半导体工艺
本专利技术是有关于一种半导体工艺，且特别是有关于一种制作无孔洞或无缝隙的多晶硅层的方法。
技术介绍
半导体元件为了达到降低成本及简化工艺步骤的需求，将晶胞区与周边区的元件整合在同一芯片上已逐渐成为一种趋势，例如将快闪存储器与逻辑电路元件整合在同一芯片上，则称之为嵌入式快闪存储器(embedded flash memory)0在晶胞区中，漏极(drain)与共源极(common source)端均是采用自我对准接触窗(self-aligned contact)的工艺，以有效微缩晶胞区的面积。已知的一种的方法是先于栅极间沉积牺牲多晶娃层(sacrificial polysilicon layer),然后将牺牲多晶娃层图案化以定义出圆柱状与城墙状的图案(即待形成接触窗的区域)。接着，于上述图案之间填入介电层。之后，移除牺牲多晶硅层，以于介电层中形成圆柱状与城墙状的开口。继之，于上述开口中沉积阻障层金属层与导体金属层以形成自我对准接触窗。然而，由于在沉积牺牲多晶硅层的步骤中会产生孔洞(void)或缝隙(seam)，因此介电层会沉积于孔洞或缝隙中。如此一来，于后续移除牺牲多晶硅层的步骤中，孔洞或缝隙中的介电层会阻挡或迟滞牺牲多晶硅层的蚀刻效率，导致无法完全去除漏极与共源极的牺牲多晶硅层。因而会使得晶胞区的自我对准接触窗的阻值过高甚至开路(open)，严重影响元件特性与产品良率。
技术实现思路
有鉴于此，本专利技术提供一种半导体工艺，可以制作无孔洞或无缝隙的牺牲多晶硅层，以避免后续移除牺牲多晶硅层时产生多晶硅残留的问题。本专利技术提供一种半导体工艺。首先，提供具有晶胞区与周边区的基底。然后，于晶胞区的基底上形成多个第一栅极结构以及于周边区的基底上形成至少一第二栅极结构。接着，于基底上形成介电层，以覆盖第一栅极结构及第二栅极结构。之后，于基底上形成非晶硅层，以覆盖第二栅极结构以及至少填满第一栅极结构之间的间隙。继之，对非晶硅层进行一再结晶工艺，以形成第一多晶硅层。在本专利技术的一实施例中，上述再结晶工艺包括进行一快速热工艺。在本专利技术的一实施例中，上述快速热工艺的温度可为约800°C至约1，000°C。在本专利技术的一实施例中，上述半导体工艺还包括于第一多晶硅层上形成第二多晶硅层，其中非晶硅层的形成温度低于第二多晶硅层的形成温度。在本专利技术的一实施例中，上述非晶硅层的形成温度可为约480°C至约520°C。在本专利技术的一实施例中，上述第二多晶硅层的形成温度可为约550°C至约650°C。在本专利技术的一实施例中，于第一多晶硅层上形成第二多晶硅层之前，上述半导体工艺还包括对第一多晶娃层进行一蚀刻工艺，以移除第一多晶娃层表面的自生氧化层。在本专利技术的一实施例中，上述蚀刻工艺包括使用稀释氢氟酸为蚀刻剂的湿蚀刻工艺。在本专利技术的一实施例中，于上述基底上形成介电层的方法包括:于基底上顺应性地形成第一氧化层，以覆盖第一栅极结构及第二栅极结构；于各第一栅极结构及第二栅极结构的侧壁上形成间隙壁；以及于基底上顺应性地形成第二氧化层，以覆盖第一栅极结构及第二栅极结构。在本专利技术的一实施例中，上述各第一栅极结构包括依序堆叠在基底上的穿隧氧化层、第一导体层、栅间介电层及第二导体层，而第二栅极结构包括依序堆叠在基底上的栅氧化层及第三导体层。在本专利技术的一实施例中，上述各第一栅极结构还包括依序堆叠在第二导体层上的第一金属硅化物层及第一罩幕层，且第二栅极结构还包括依序堆叠在第三导体层上的第二金属娃化物层及第二罩幕层。基于上述，在本专利技术的半导体工艺中，先在较低温度下沉积第一层的非晶硅层，然后在较高温度下形成第二层的多晶硅层，且中间插入对非晶硅层的再结晶工艺以及移除再结晶后第一层的多晶硅层表面的自生氧化层。以此两阶段的沉积方式取代现有的单一沉积方式，可成功地制作无孔洞或无缝隙的牺牲多晶硅层，因此于去除漏极与共源极的牺牲多晶硅层时不会产生多晶硅残留的问题，可大幅提升元件特性与产品良率。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。【专利附图】【附图说明】图1A至IF为根据本专利技术一实施例所绘示的半导体工艺的剖面示意图。图2为本专利技术的实例的晶胞区的扫描式电子显微镜照片。图3为比较例的晶胞区的扫描式电子显微镜照片。其中，附图标记说明如下:100:基底100a:晶胞区IOOb:周边区102、110:栅极结构103:穿隧氧化层104、106、112:导体层105:栅间介电层107、113:金属硅化物层108、114:下罩幕层109、115:上罩幕层111:栅氧化层116、120:氧化层118:间隙壁122:介电层124:非晶硅层125:再结晶工艺126、128:多晶硅层127:蚀刻工艺【具体实施方式】图1A至IF为根据本专利技术一实施例所绘示的半导体工艺的剖面示意图。请参照图1A，提供基底100。基底100例如是硅基底。基底100具有晶胞区IOOa与周边区100b。于晶胞区IOOa的基底100上形成多个栅极结构102以及于周边区IOOb的基底100上形成至少一栅极结构110。栅极结构102包括依序堆叠在基底100上的穿隧氧化层103、导体层104、栅间介电层105及导体层106。穿隧氧化层103的材料例如是氧化硅。导体层104作为浮置栅极，其材料例如是掺杂多晶娃。栅间介电层105例如是ONO复合层。导体层106作为控制栅极，其材料例如是掺杂多晶硅。此外，栅极结构110包括依序堆叠在基底100上的栅氧化层111及导体层112。导体层112作为逻辑元件的栅极，其材料例如是掺杂多晶硅。形成栅极结构102与栅极结构110的方法包括以下步骤。首先，不同的堆叠材料层(未绘不)分别形成于晶胞区IOOa及周边区IOOb的基底100上。具体目之，于基底100的晶胞区IOOa上依序堆叠穿隧氧化材料层、第一导体材料层、栅间介电材料层及第二导体材料层，而于基底100的周边区IOOb上依序堆叠栅氧化材料层及第二导体材料层，其中晶胞区IOOa与周边区IOOb上的第二导体材料层为同时形成的。然后，对晶胞区IOOa上的第二导体材料层进行离子植入工艺。之后，对上述材料层进行至少一图案化步骤，以于晶胞区IOOa的基底100上形成栅极结构102以及于周边区IOOb的基底100上形成栅极结构110。在一实施例中，栅极结构102可以还包括依序堆叠在导体层106上的金属硅化物层107、下罩幕层108及上罩幕层109。栅极结构110可以还包括依序堆叠在导体层112上的金属娃化物层113、下罩幕层114及上罩幕层115。形成金属娃化物层107与金属娃化物层113是为了分别降低导体层106与导体层112的阻值。金属硅化物层107与金属硅化物层113的材料相同，例如均为硅化钨。此外，形成下罩幕层108与上罩幕层109本文档来自技高网...

【技术保护点】
一种半导体工艺，包括：提供一基底，所述基底具有一晶胞区与一周边区；于所述晶胞区的所述基底上形成多个第一栅极结构以及于所述周边区的所述基底上形成至少一第二栅极结构；于所述基底上形成一介电层，以覆盖所述多个第一栅极结构及所述第二栅极结构；于所述基底上形成一非晶硅层，以覆盖所述第二栅极结构以及至少填满所述多个第一栅极结构之间的间隙；以及对所述非晶硅层进行一再结晶工艺，以形成一第一多晶硅层。

【技术特征摘要】

【专利技术属性】
技术研发人员：吕珈宏，支高雄，倪志荣，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：