本发明专利技术公开了一种半导体器件，包括：具有第一导电类型的且具有半导体器件的有源区被界定于其中的表面的半导体层，以及在有源区内的多个被间隔开的掺杂区。该多个掺杂区具有与第一导电类型相反的第二导电类型，并且在有源区内界定半导体层的多个裸露部分。该多个掺杂区包括沿纵向延伸的多个行。每个行都包括多个纵向延伸区段，并且在第一行中的纵向延伸区段在与纵向垂直的横向上与在相邻行中的纵向延伸区段至少部分地重叠。
【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术公开了一种半导体器件，包括：具有第一导电类型的且具有半导体器件的有源区被界定于其中的表面的半导体层，以及在有源区内的多个被间隔开的掺杂区。该多个掺杂区具有与第一导电类型相反的第二导电类型，并且在有源区内界定半导体层的多个裸露部分。该多个掺杂区包括沿纵向延伸的多个行。每个行都包括多个纵向延伸区段，并且在第一行中的纵向延伸区段在与纵向垂直的横向上与在相邻行中的纵向延伸区段至少部分地重叠。【专利说明】相关申请的交叉引用本申请是在2009年6月26 日提交的，题目为“Semiconductor Devices IncludingSchottky Diode Having Doped Regions Arranged As Islands And Methods OfFabricating Same”的美国申请N0.12/492，670的部分继续申请，该申请N0.12/492，670是在 2006 年 8 月 I 日提交的，题目为“Semiconductor Devices Including Schottky DiodesWith Controlled Breakdown And Methods Of Fabricating Same”的申请 N0.11/496, 842的继续申请，这两个申请被转让给本申请的受让人，这两个申请的公开内容由此通过引用的方式全文并入本文，如同完全在此阐明一样。
本专利技术涉及半导体器件及其制造，并且更特别地涉及结势垒肖特基(JBS) 二极管及其制造。
技术介绍
可以具有例如大约600V至2.5kV的电压闭锁额定值(voltage blocking rating)的高电压碳化硅(SiC)肖特基二极管有望与具有类似的电压额定值的硅PIN 二极管竞争。此类二极管可以处理高达大约100安培或更大的正向电流，取决于它们的活动面积设计。高压肖特基二极管具有许多重要的应用，特别是在功率调节、分配和控制的领域中。在此类应用中，SiC肖特基二极管的重要特性是其开关速度。基于硅的PIN器件典型地展示出相对较差的开关速度。硅PIN 二极管可以具有大约20kHz的最大开关速度，取决于其电压额定值。相反，基于碳化硅的肖特基器件在理论上能够具有高得多的开关速度，例如，较硅优越超过大约100倍。另外，与硅器件相比，碳化硅器件有能力处理更高的电流密度。常规的SiC肖特基二极管结构具有起着漂移区的作用的η-外延层形成于其上的η型SiC基板。器件典型地包括直接形成于η-层上的肖特基触头。结终端区(例如，保护环和/或P型JTE (结终端扩展)区)典型地被形成为包围着肖特基结有源区。结终端区的作用是减少或防止在肖特基结的边缘处的电场拥挤，并且减少或防止耗尽区与器件的表面的相互作用。表面效应会导致耗尽区不均匀地展开，这会对器件的击穿电压造成不利影响。其他终端技术包括可能受表面效应影响更强烈的场板和浮动场环。沟道停止区同样可以通过注入η型掺杂物来形成，以便防止耗尽区延伸到器件的边缘。不管所使用的终端是何类型，如果对结施加足够大的反向电压，则肖特基二极管都将失效。这样的失效一般是灾难性的，并且可以破坏或毁坏器件。而且，甚至在结失效之前，肖特基二极管可能经历到大的反向泄漏电流。为了减小这样的泄漏电流，结势垒肖特基(JBS) 二极管被开发出来。JBS 二极管有时称为混合PIN-肖特基(MPS) 二极管。图1示出了常规的JBS 二极管10。如图所示，常规的JBS 二极管包括η-漂移层14形成于其上的η型基板12。多个p+区16典型地通过离子注入形成于η-漂移层14的表面中。金属阳极触头18形成于η-漂移层14的表面上，与η-漂移层14和ρ+区16两者接触。阳极触头18与漂移层14的裸露部分形成肖特基结，并且可以与ρ+区16形成欧姆接触。阴极触头20形成于基板12上。基于碳化硅的JBS 二极管在例如美国专利N0.6，104，043和6，524，900中进行了描述。在正向操作中，在阳极触头18与漂移层14之间的结Jl于ρ+区16与漂移层14之间的结J2之前导通。因而，在低的正向电压下，器件展示出肖特基二极管的行为。也就是，在器件内的电流传输受在低的正向电压下被注入穿过肖特基结Jl的多数载流子(电子)所控制。由于在正常操作电压下在器件内可能没有少数载流子注入(并且因而没有少数电荷存储)，因而JBS 二极管具有肖特基二极管快速的开关速度特性。但是，在反向偏压条件之下，由在ρ+区16与漂移层14之间的PN结J2形成的耗尽区扩大以阻断通过器件10的反向电流，从而保护肖特基结Jl并且限制器件10内的反向泄漏电流。因而，在反向偏压下，JBS 二极管10像PIN 二极管那样工作。器件10的电压闭锁能力典型地由漂移层14的厚度和掺杂以及边缘终止的设计来确定。与正向偏压操作之下的基于碳化硅的肖特基二极管相关的一个问题由于肖特基结Jl的特性而产生。即，基于碳化硅的器件的肖特基结与例如PIN结相比可以具有相对较高的电阻。在某些功率开关应用中，会时不时地经历到电流浪涌(例如，瞬时电流尖峰)。在肖特基器件中，这样的电流浪涌会在结处导致大量功率的耗散，这会导致结发热。肖特基结的发热会降低结的势垒，从而导致甚至更大的电流流过器件。这种被称为热失控的现象可以破坏或毁坏器件。热失控同样可以发生于反向偏压条件下的器件内，因为反向泄漏电流会由于热失控而随温度增大。而且，在反向偏压条件下还会产生其他问题。例如，如上所述，如果器件的闭锁电压被超过，则器件会以不可控的方式击穿，这可以破坏或毁坏器件。
技术实现思路
根据某些实施例的半导体器件包括:具有第一导电类型的且具有半导体器件的有源区被界定于其中的表面的半导体层，以及在有源区内的多个被间隔开的掺杂区。该多个掺杂区具有与第一导电类型相反的第二导电类型，并且在有源区内界定半导体层的多个裸露部分。该多个掺杂区包括沿纵向延伸的多个行。每个行都包括多个纵向延伸区段，并且在第一行中的纵向延伸区段在与纵向垂直的横向上与在相邻行中的纵向延伸区段至少部分地重叠。在第一行中的第一纵向延伸区段可以在横向上与在相邻行中的两个纵向延伸区段至少部分地重叠。在第一行中的纵向延伸区段中的纵向相邻区段可以被间隔开达距离L，并且在相邻行中的横向相邻的纵向延伸区段可以被间隔开距离W，L约等于W。在半导体器件的有源区内的任何点都可以至少接近于至少一个纵向延伸区段达在相邻行中的横向相邻的纵向延伸区段的重叠部分之间的间距的一半。在半导体器件的有源区内的任何点可以至少接近于至少一个纵向延伸区段达在一行中的纵向相邻的纵向延伸区段之间的间距的一半。该器件还可以包括与半导体层的裸露部分及掺杂区接触的金属区。半导体层可以包括碳化硅半导体层。掺杂区包括P型碳化硅，所述P型碳化硅可以具有大约I X IO17-大约I X IO18CnT3的掺杂浓度。该器件还可以包括在半导体层中的具有比所述掺杂区的掺杂浓度大的掺杂浓度的第二掺杂区。该多个掺杂区和第二掺杂区可以位于半导体层的表面，并且由该多个掺杂区和第二掺杂区占用的表面积与器件的有源区的总表面积之比约小于大约0.4。该器件还可以包括在半导体层上的与半导体层的裸露部分形成肖特基结的金属层。在第二掺杂区与本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：张清纯，J·亨宁，
申请(专利权)人：克里公司，
类型：
国别省市：
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